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Classic_Manual_Verilog_programming_language
Verilog编程语言经典手册Classic Manual Verilog programming language(Verilog programming language classic manual Classic Manual Verilog programming language)
- 2010-07-30 09:31:49下载
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32FIRVHDL
基于FPGA的32阶FIR数字滤波器设计 源程序。设计使用了并行乘法器，运行速度更快，占用内存更小，延迟更小。
(32 order FIR digital filter based on FPGA design source program. Design USES parallel multiplier, faster and less memory, less delay.)
- 2014-05-12 21:11:19下载
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pl_read_write_ps_ddr
说明： PL 和 PS 的高效交互是 zynq 7000 soc 开发的重中之重，常常需要将 PL 端的大量数据实时送到 PS 端处理，或者将 PS 端处理结果实时送到 PL 端处理，但是各种协议非常麻烦，灵活性也比较差，直接通过 AXI 总线来读写 PS 端 ddr 的数据，这里面涉及到 AXI4 协议，vivado 的 FPGA 调试等。(The efficient interaction between PL and PS is the top priority of zynq 7000 SoC development. We often need to send a large amount of data from PL to PS for real-time processing, or send the processing results from PS to pl for real-time processing. In general, we will think of using DMA for processing, but various protocols are very troublesome and the flexibility is poor. This course explains how to use Axi directly Bus to read and write DDR data of PS terminal, which involves axi4 protocol, FPGA debugging of vivado, etc.)
- 2021-01-22 17:46:44下载
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ps2_interface
封装PS2接口驱动，用verilog编写！适用于键盘，鼠标等PS2接口的器件。(failed to translate)
- 2013-05-05 10:48:42下载
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AVR_Core.tar
CPLD例程(语言)《Verilog HDL数字控制系统设计实例》AVR_Core.tar.gz-.rar(CPLDprogram dialogue /Verilog language design examples)
- 2011-11-12 20:43:49下载
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MIPSTOP
misp顶层文件，verilog实现misp架构，并且支持modelsim仿真(Verilog implements MISP architecture and supports Modelsim simulation)
- 2020-06-18 04:40:02下载
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EPM3064 FPGA控制8个通道开关控制
应用背景EPM3064 FPGA控制8个通道开关控制，实现音响信号输入切换和信号混合.简化控制电路，减少电路板空间。关键技术电路运行可靠安全，接模拟电路输入信号选择器CD444DJ可以控制8通道模拟数信号通断。
1、实现高速任意通道的开启和关闭
2、LED指示开启通道。
3、输出电路心跳指示，显示电路工作状态。
- 2022-12-26 05:50:03下载
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verilog实现千兆以太网UDP传输
verilog实现千兆以太网udp传输,具有发送和接收功能。同时有CRC校核代码。学习FPGA的很好的参考资料，值得大家下载。
- 2022-02-04 05:21:49下载
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Verilog写的88E1111 GMII接口驱动代码
Verilog写的88E1111 GMII接口驱动代码,仿真通过，使用的是Xilinx的三态以太网IP核。
- 2022-06-28 22:36:43下载
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float_mult32x32.v
verilog 语言写的FPGA内部实现硬件浮点乘法器的源码，两个时钟周期完成一次浮点乘法运算(The FPGA language written in Verilog implements the source of the hardware floating point multiplier, and completes the floating point multiplication operation in two clock cycles.)
- 2018-07-19 17:33:42下载
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