钟 20、 50 和 10 30 兆赫生成的 vhdl 语言和语言实现

代码说明：

fpga implemantaion 时钟生成。 如果我在工作我想要设计一些赤  角 10 mhz geneartion 与赤  角计数器的 50 mhz 时钟代 然后什么我能为做那一个 implemneting 20 mhz 到 50 mhz，而无需使用任何 ip 核心使用直接从编码技术 我们可以为每个时钟生成实现的代码。