针对采用赛灵思 ise 设计套件中 mini_aes verilog 代码

代码说明：

# $Id： 自述，2005年-12-06 v1.1.1.1 2:47:45 Exp $ arif_endro目录布局.| — — 板凳-> 测试 benchdirectory|| — — 数据-> 数据 files,"ecb_tbl.txt" 用于核查文件。||-doc-> documentationfiles|" — — 源-> VHDL 源代码的这个项目。试验台如果你想要运行测试工作台，然后转到长椅上的子目录中，然后运行协同文件，即 "modelsim_bench.do"。这种模拟将生成输出到一个文件中被称为 "ecb_tbl_result_enc.txt" 和"ecb_tbl_result_dec.txt"，然后你可以分析这些文件，以查看结果。此致敬礼Arif E.努格罗霍