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中值滤波verilog

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FPGA_Based_CNN-master
这个项目是一个基于FPGA的alexnet第一卷积层实现。(This project is a FPGA based implementation of first Convolutional Layer of AlexNet.)

2017-08-27 11:00:48下载

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16位乘法器
基于Verilog语言的乘法器，带注释，帮助理解数字集成电路设计的乘法器实现，佩带modelsim仿真基于Verilog语言的乘法器，带注释，帮助理解数字集成电路设计的乘法器实现，佩带modelsim仿真

2022-02-11 23:54:11下载

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驱动0.96寸的oled显示数字和字母，(Drive 0.96 inch OLED to display numbers and letters.)

2021-01-14 16:28:46下载

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Use verilog language design DIGITAL-PID source

2016-12-26 09:41:15下载

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Zedboard
上传的是基于Xilinx的新出的开发板Zedboard的一个简单的知道文档，希望对有关同学有所帮助。(Uploaded a simple know the document based on Xilinx' s new development board Zedboard the hope that some of the students to help.)

2012-12-17 15:48:11下载

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robust_fir_latest.tar
滤波器 Generaic FIR Filter(Generaic FIR Filter)

2011-11-17 15:51:23下载

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median
说明：用verilog编辑的中值滤波器！语言旁表有注释方便理解！(Using Verilog editor median filter! Language beside the table annotated to facilitate understanding!)

2008-11-03 09:21:18下载

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51数字钟带各种扩展年，月，日等并且可预置。用汇编语言写的(51 digital clock with extended assembly language)

2012-11-09 08:41:02下载

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实例
FPGA 学习实例动态时钟、面积、速度优化相关代码(Codes related to dynamic clock, area and speed optimization for learning examples of FPGA)

2020-06-22 22:40:02下载

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1553B_enc_dec
155B航空总线中曼彻斯特编码和译码模块，亲测可以使用，而且很好用，但是对锁相环的描述不是很仔细(155B Air bus Manchester encoding and decoding modules, pro-test can be used, and it just works)

2020-12-04 14:49:27下载

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