-
8 位处理器验证码
这一项目可以用于核查 8 位处理器的性能。您可以开发你自己的 8 位处理器和验证通过代码。此代码是有用的 verilog 平台。
- 2022-03-10 08:58:25下载
- 积分：1
-
VGA
FPGA简单VGA彩条显示程序驱动程序640*480(FPGA simple VGA color display Driver 640* 480)
- 2013-11-22 09:14:35下载
- 积分：1
-
数字时钟verilog HDL
应用背景设计要求：
1.有基础的实时数字钟显示功能，即时、分、秒的正常显示模式，并且在此基础上增加上，下午显示。
2.手动校准。按动方式键，将电路置于校时状态，则计时电路可用手动方式校准，每按一下校时键，时计数器加1；按动方式键，将电路置于校分状态，以同样方式手动校分。
3.整点报时，仿中央人民广播电台整点报时信号，从59分50秒起每隔２秒发出一次低音“嘟”信号（信号鸣叫持续时间１Ｓ，间隙时间１Ｓ）连续５次，到达整点（00分00秒时），发一次高音“哒”信号（信号持续时间１S）。
4.闹时功能，按动方式键，使电路工作于预置状态，此时显示器与时钟脱开，而与预置计数器相连，利用前面手动校时，校分方式进行预置，预置后回到正常模式。当计时计至预置的时间时，扬声器发出闹铃信号，时间为半分钟，闹铃信号可以用开关“止闹”，按下此开关后，闹铃声立刻中止，正常情况下应将此开关释放，否则无闹时作用。
5.秒表功能。按start键开始计秒，按stop键停止计秒并保持显示数不变，直到复位信号加入。关键技术 根据总体设计以及各分模块的需要，将分立模块分为7个部分运用verilog HDL编程来实现。其分别为数字钟主体部分、手动设置、分频、整点报时、闹钟功能、秒表、控制显示和顶层8个模块。
数字钟主体部分主要由三个计数器组成，包括1个24进制计数器，作为小时计数器，2个60进制计数器分别作为分计数器和秒计数器。一个60进制计数器由一个6进制计数器和一个10进制计数器组成，由于都是比较简单的计数器，所以在用verilog设计时作为一个整体部分进行编程实现。同理小时计数器也作为整体部分来编程实现。
- 2022-02-18 14:19:22下载
- 积分：1
-
RS-422standardmodulev2
rs422标准通讯模块 异步收发 verilog语言编写(rs422 standard communication module asynchronous receiver verilog language)
- 2013-12-23 14:14:18下载
- 积分：1
-
m5441x
support for Coldfire m5441x processors.
- 2014-09-19 16:13:50下载
- 积分：1
-
fir 滤波，分块缩放
图像处理，支持14阶的fir滤波，x方向分块缩小
- 2022-06-16 22:27:19下载
- 积分：1
-
Exercise4
AES TSAPI Retrieve Event in Non-blocking Mode
- 2019-05-07 20:04:58下载
- 积分：1
-
Hamming Code Verilog HDL Code
本程式是利用Verilog HDL 來實現來實現數位電路的實現，實現電路為Error Correcting Code之中的Hamming Code 來解決系統之中的錯誤位元 並且偵測位元並且還原。
- 2022-10-26 07:10:03下载
- 积分：1
-
clk_generator
时钟分频代码，PWM产生 RTL 源代码。(clock divider，PWM generator RTL Source Code)
- 2013-08-18 09:29:42下载
- 积分：1
-
rs485_uart
fpga的RS485代码,非常容易，适合学习(the code of rs485 in fpga, very easy,suitable for learning)
- 2019-07-11 14:24:54下载
- 积分：1
