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DongHo
design a clock using KIT DE1
- 2014-09-19 04:46:23下载
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add1A
用于实现锁相光子计数技术的累加器，verilog语言(Accumulator achieve specific cases for accumulator lock detection of photon counting technique)
- 2016-04-09 11:13:25下载
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FPGA加密的方法，对于那些需要加密自己的vhdl源代码的人来说，很有用...
FPGA加密的方法，对于那些需要加密自己的vhdl源代码的人来说，很有用-FPGA encryption methods for those who need to encrypt their VHDL source code in a way, very useful
- 2022-11-20 11:40:03下载
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美国人写的各种类型的fpag设计指导，非常详细的介绍了从fpga的型号，结构，实现，编程，等各个方面的要点。...
美国人写的各种类型的fpag设计指导，非常详细的介绍了从fpga的型号，结构，实现，编程，等各个方面的要点。-Written by Americans of all types of fpag design guide, very detailed introduction from the FPGA models, structure, realize, programming, and other aspects of the main points.
- 2023-03-16 13:55:04下载
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VHDL-the-count
利用VHDL 硬件描述语言设计一个0~9999 的加法计数器。根据一定频率的触发
时钟，计数器进行加计数，并利用数码管进行显示，当计数到9999 时，从0 开始重新计数(Use of VHDL hardware description language design a 0 ~ 9999 addition counter. According to a certain frequency of the trigger
The clock, counter add count, and use digital pipes to show that when the count to 9999, starting from 0 to count
)
- 2012-01-13 14:01:38下载
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libiio-0.15
说明： ad9361 matlab驱动代码，运行此代码可在matlab中控制AD9361(AD9361 matlab driver code, running this code can control AD9361 in MATLAB)
- 2020-07-25 12:38:44下载
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qam_64
64QAM调制,采用硬件语言verilog实现,其中调用了DDS的IP核(64QAM modulation, using language verilog hardware implementation, which is called the IP core of the DDS)
- 2021-03-02 23:29:33下载
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拔河电路的设计
VHDL拔河电路的设计 基于cyclone V
VHDL拔河电路的设计 基于cyclone V
VHDL巴赫电路的设计 基于cyclone V
VHDL巴赫电路的设计 基于cyclone V
VHDL巴赫电路的设计 基于cyclone V
- 2022-07-16 17:58:29下载
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模数转换的一个工程
模数转换的一个工程---包括vhdl源程序和编译后产生的相关文件-Analog-digital conversion of a project- including VHDL source code and compile the relevant documents after
- 2022-02-14 00:16:38下载
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这时manchesite编码，VERILOG语言，VHDL的找本站我发的帖子
这时manchesite编码，VERILOG语言，VHDL的找本站我发的帖子-manchesite time coding, VERILOG language, VHDL I find a site in a posting
- 2023-07-15 16:55:02下载
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