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SDRAM
verilog编写的SDRAM实验，有串口调试助手和相关资料！！！！！！！！！！！！！！！！！！！！！(Verilog prepared by the SDRAM experiment, a serial debugging assistant and related information!!!!!!!!!!!!!!!!!!!!!)
- 2014-09-13 11:24:46下载
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基于Verilog代码简单
simple code based on verilog
shifter , cla ,clg
- 2023-09-01 00:50:02下载
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VHDL 基础语法篇
说明： VHDL 基础语法篇 —— VHDL
VHDL硬件描述语言
1.1 VHDL概述
1.1.1 VHDL的特点
VHDL语言作为一种标准的硬件描述语言，具有结构严谨、描述能力强的特点，由于
VHDL语言来源于C、Fortran等计算机高级语言，在VHDL语言中保留了部分高级语言的原
语句，如if语句、子程序和函数等，便于阅读和应用。具体特点如下：
1. 支持从系统级到门级电路的描述，既支持自底向上（bottom-up）的设计也支持从顶向下
（top-down）的设计，同时也支持结构、行为和数据流三种形式的混合描述。
2. VHDL的设计单元的基本组成部分是实体（entity）和结构体（architecture），实体包含设
计系统单元的输入和输出端口信息，结构体描述设计单元的组成和行为，便于各模块之间数
据传送。利用单元（componet）、块（block）、过程（procure）和函数（function）等语句，
用结构化层次化的描述方法，使复杂电路的设计更加简便。采用包的概念，便于标准设计文
档资料的保存和广泛使用。(VHDL Basic Grammar Paper)
- 2020-06-20 14:20:01下载
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用Verilog HDL语言编写的AT24C04程序，并用数码管显示，已经过测试，很好用...
用Verilog HDL语言编写的AT24C04程序，并用数码管显示，已经过测试，很好用-With the Verilog HDL language of the AT24C04 procedures and use digital tube display, has been tested, very good to use--
- 2022-03-19 15:00:00下载
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DA
说明： DOCUMENT ON DISTRIBUTED ARITHMATIC
- 2014-02-05 17:06:51下载
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程序采用VHDL：频率合成DDS主要调用LPM，
程序用VHDL实现：
频率合成，DDS
主要调用LPM-procedures using VHDL : frequency synthesis, DDS major call LPM
- 2023-07-07 03:20:03下载
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dingshi
定时器加数码管显示源码，以及test bench测试模块源码，经modelsim仿真结果正确(Timer plus digital display source code, and test bench test module source code, by modelsim simulation results are correct)
- 2013-07-27 10:34:41下载
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delta-sigma
实现了MASH111功能，输入位数可编程(MASH 1-1-1, delta-sigma , input bits are programmable)
- 2021-04-20 23:18:50下载
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shift_registers
Universal Shift Register
- 2009-06-12 17:29:13下载
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sync_bitops
Set a bit and return its old value.
- 2015-06-23 14:22:31下载
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