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LCD 因其轻薄短小,低功耗,无辐射,平面
直角显示,以及影像稳定等特点,当今应用非常
广泛。CPLD(复杂可编程逻辑器件) 是一种具有
丰富可编程...
LCD 因其轻薄短小,低功耗,无辐射,平面
直角显示,以及影像稳定等特点,当今应用非常
广泛。CPLD(复杂可编程逻辑器件) 是一种具有
丰富可编程功能引脚的可编程逻辑器件,不仅可
实现常规的逻辑器件功能,还可以实现复杂而独
特的时序逻辑功能。并且具有ISP (在线可编
程) [1 ] 功能,便于进行系统设计和现场对系统进
行功能修改、调试、升级。通常CPLD 芯片都有
着上万次的重写次数,即用CPLD[ 2 ] 进行硬件设
计,就像软件设计一样灵活、方便。而现今LCD
的控制大都采用专用控制芯片,且一般都采用进
口芯片,成本较高。并且为了保证在特定环境下
控制芯片能正常工作,往往要加上必需的与门、
非门、以及HC244 ,HC245 、HC373 等元件,这样
不仅提高的成本,也因分立元件的引入而降低了
电路的可靠性。本设计的目的是采用Xilinx 公
司生产的一片XC95288 和一片XC95144 来实现
LCD 控制器以及其外围控制,时序逻辑的全部
功能,使得LCD 控制系统故障率和开发成本大
大降低,并使LCD 控制系统有强大的功能可扩
展性。-err
- 2023-07-11 03:35:03下载
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StepMotor_CurrentLoop
说明： 实现二项混合式步进电机的驱动，和步进电机的细分程序。(The driving of binomial hybrid stepper motor and the subdivision program of stepper motor are realized.)
- 2020-06-21 02:20:01下载
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01_rtc_ds1302
说明： 实现基于黑金开发板的实时时钟功能，显示时分秒(Realize the real-time clock function based on black gold development board, display time, minute and second)
- 2021-01-11 14:40:12下载
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键盘接口电路的一个工程
键盘接口电路的一个工程---包括vhdl源程序和编译后产生的相关文件-Keyboard interface circuit of a project--- including VHDL source code and compile the relevant documents after
- 2022-05-19 23:52:35下载
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wdt
Watch Dog Counter reset the output when the given timing meets.
- 2009-08-13 19:05:09下载
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FPGA
韩福柱老师FPGA实验源码，用vhdl语言在xilinx FPGA上实现，包括ad采集，温度传感器读取，秒表，跑马灯和按键次数统计4个实验(Han Fu teacher FPGA column experiment source code, vhdl languages on xilinx FPGA implementations, including ad acquisition, temperature sensor readings, stopwatch, marquees and keystrokes 4 experimental statistics)
- 2017-01-06 15:54:53下载
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class16_pll
说明： FPGA实现PLL锁相环，输出不同频率的时钟控制信号。(FPGA realizes PLL and outputs clock control signals of different frequencies.)
- 2021-03-19 17:19:19下载
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design-of-CAN-based-on-VHDL
基于Verilog+HDL设计CAN控制器,详细介绍各功能模块的设计。本论文的重点是CAN总线通信控制器的前端设计。即用Verilog HDL语言完成CAN协议的数据链路层的RTL级设计，实现其功能，并且能够在FPGA开发平台Quartos上通过仿真验证，证明其正确性(Verilog+ HDL-based design of CAN controller, detailed design of each functional module. This paper focuses on the CAN bus communication controller front-end design. Verilog HDL language that is used to complete the data link layer CAN protocol the RTL-level design, to achieve its function, and can be on the FPGA development platform Quartos by simulation to prove its correctness)
- 2011-07-22 15:22:27下载
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PWM
说明： 通过一个计数器来实现输出信号的占空比要求，可以将duty_cycle分配到拨码开关上,LED分配到发光二极管上,然后调节拨码开关,即可看到LED的亮度发生变化.(The duty cycle of the output signal can be assigned to the dial switch by a counter, and the LED can be assigned to the light emitting diode. Then the brightness of the LED can be seen by adjusting the dial switch.)
- 2020-06-16 13:20:02下载
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数码管时钟
利用8段数码管实现的秒表时钟，FPGA使用EP2C80208C8N，通过例化数码管控制模块、秒表计时模块、时钟进位模块等实现准确计时。
- 2022-03-13 13:33:27下载
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