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configurable CRC Reference Design xilinx the ip, CRC_xapp562 reference design do...
可配置CRC参考设计 xilinx的ip，参考设计文档CRC_xapp562[1].pdf，VHDL语言编写的代码，包含仿真所需文件-configurable CRC Reference Design xilinx the ip, CRC_xapp562 reference design document [1]. pdf, prepared by the VHDL code The simulation includes the necessary documents
- 2022-01-26 00:23:00下载
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sd_ctrl
利用verilog实现对SD卡的控制，可以实现对SD卡的读写。(Verilog SD)
- 2020-12-27 21:49:03下载
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Verilog HDL编写的总线功能模型，十分有用，需要的下载
Verilog HDL编写的总线功能模型，十分有用，需要的下载-Verilog HDL prepared by the bus functional model is useful, it needs to download
- 2022-03-20 19:48:39下载
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PWM的产生
这是脉冲宽度调制技术的VHDL代码，包括一个比较器，正弦波发生器，锯齿波发生器，脉冲宽度调制器等。
- 2022-08-08 11:19:53下载
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按键消抖
说明： 按键消抖,避免按键抖动造成信号误触发，增大按键输入的可靠性(Key jitter elimination, avoid key jitter caused by signal error trigger, increase the reliability of key input)
- 2020-07-04 11:00:01下载
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turbo_dinter
说明： 电网协议信道解交织器设计FPGA实现，适用于PB16的宽带电力线载波通信(Grid protocol channel deinterleaver design FPGA implementation, suitable for PB16 broadband power line carrier communication)
- 2020-05-08 15:53:18下载
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DES加密算法的VHDL实现,采用流水线技术实现
DES加密算法的VHDL实现,采用流水线技术实现(The VHDL implement of DES encrypt algorithmic)
- 2020-07-01 03:00:02下载
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project_first
basys3的数字钟，可以显示00.00-59.59(Digital clock of basys3,It can display 00.00-59.59)
- 2019-06-18 10:37:53下载
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resolutionquartusII
用verilog编写的分辨率提高的源代码 采用双线性插值(Written resolution with the verilog source code to improve the use of bilinear interpolation)
- 2021-05-14 18:30:02下载
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52_divider
多倍（次）分频器
请注意:
本例的各个源描述的编译顺序应该是:
52_divider.vhd
52_divider_stim.vhd
(Times (times) divider Please note: This case is described in various sources to compile the order should be: 52_divider.vhd 52_divider_stim.vhd)
- 2009-09-04 09:52:18下载
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