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fpga_ofdm
这是篇<基于FPGA 的OFDM 宽带数据通信同步系统设计与实现>, 觉得甚是有用,大家共同学学。(This is the article <FPGA-OFDM-based broadband data communication systems design and implementation of synchronous> that even be useful, we all learn together.)
- 2007-06-13 00:02:43下载
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agc_gen
AGC(自动增益放大) Verilog代码 设计可以参考(AGC (automatic gain control) can refer to the Verilog code design
)
- 2015-04-14 01:16:13下载
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RISC
URISC的RTL级设计,Verilog代码(Design: URISC RTL Verilog)
- 2019-06-16 23:07:39下载
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基于FPGA数字钟
硬件描述语言HDL(Hardware Des—cription Lan— guage)是一种用形式化方法来描述数字电路和系统的语言。目前,电子系统向集成化、大规模和高速度等方向发展。以硬件描述语言和逻辑综合为基础的自顶向下的电路设计方法在业界得到迅猛发展。HDL在这种形势下显示出了巨大的优势。展望将来HDL在硬件设计领域的地位将与c和C++在软件设计领域的地位一样,在大规模数字系统的设计中,它将逐步取代传统的逻辑状态表和逻辑电路图等硬件描述方法,而成为主要的硬件描述工具。
Verilog HDL是工业和学术界的硬件设计者所使用的两种主要的HDL之一。另一种是VHDL。现在它们都已成为IEEE标准。两者各有特点,但Verilog HDL拥有更悠久的历史、更广泛的设计群体。资源也远比VHDL丰富,且非常容易学习掌握。
本文是以Verilog HDL语言为手段。设计了多功能数字钟。其代码具有良好的可读性和易理解性,源程序经ModelSim SE 10.1a软件仿真。
- 2022-01-25 23:04:15下载
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基于dds的波形发生器
说明: DDS的基本原理主要由五部分组成,分别是;相位累加器,正弦波形存储器,数模转换器,低通滤波器和时钟,将相位累加器输出的数据作为地址,用来查询表的数据,将取出的正弦数据通过数模转换器输出模拟信号,模拟信号再通过一个低通滤波器输出纯净的正弦波信号。(The basic principle of DDS is mainly composed of five parts: phase accumulator, sinusoidal waveform memory, digital to analog converter, low-pass filter and clock. The output data of phase accumulator is used as address to query the data of table. The extracted sinusoidal data is output analog signal through digital analog converter, and the analog signal is output pure sine through a low-pass filter Wave signal.)
- 2020-09-16 23:34:30下载
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SoC-Design-DDR3-Controller-master
说明: 难得的soc设计用的ddr3 verilog,可用于学习!!!!!有datasheet ,可仿真(soc ddr3 verilog for study !!)
- 2020-06-22 17:07:57下载
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CPU 多周期
多周期CPU设计所有模块全部代码,ISE工具环境下,经验证成功实现
- 2022-03-25 05:59:24下载
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视频编解码lamda计算
视频编解码设计中会有涉及到图像操作代价的计算,其中通用算法lamda的计算是一个可以模块化设计的模块,代码就是实现这个功能而设计的。
- 2022-10-24 23:30:03下载
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基于FPGA的 图像边缘检测 的相关代码和仿真图
基于FPGA的 图像边缘检测 的相关代码和仿真图
- 2023-01-18 02:40:03下载
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7-segment
VHDL Design of BCD to 7-segment decoder
using PROM
- 2009-05-04 02:44:02下载
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