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cpu_design
FPGA MIPS架构CPU，五段流水线功能，ISE开发，verilog语言，可综合，模拟结果正确，内含设计报告(FPGA MIPS CPU, simple five-stage pipeline function, developed by ISE, using verilog language)
- 2020-12-03 13:09:25下载
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bt656p
BT656 时序, 逐行, 分辨率1280*960@25Hz(BT656 time series, row by row, resolution 1280*960@25Hz)
- 2020-12-09 12:09:19下载
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24_Timer
说明： 使用Verilog编写的24位定时器，具有apb 总线接口，可以设置工作方式和计数初值。(The 24-bit timer written by Verilog has APB bus interface, which can set working mode and count initial value.)
- 2021-04-27 21:38:44下载
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FPGA测试程序SignalTap
AD9235FPGA编程 可AD采集信号 信号频谱检测 检测任意波形输入(AD9235FPGA programming allows AD to collect signal and spectrum detection and detect arbitrary waveform input.)
- 2020-11-24 20:39:34下载
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sos_module
用FPGA实现sos摩尔密码，即输出电平信号短长短。就是有次序的控制输出莫斯密码的“点”，“画”和“间隔”。而 control_module.v 是一个简单的定时触发器，每一段时间都会使能sos_module.v。(Realized by FPGA sos mole password, the output signal level of short duration. There is a sequence of output control points Moss password, painting and intervals. And control_module.v is a simple timer triggers, each period of time will enable sos_module.v.)
- 2016-09-20 16:26:29下载
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Sys-gen
System Generator
- 2020-10-25 16:40:00下载
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breath
利用verilog写的PWM 程序，来实现产生呼吸灯的效果。(Using xerilog to generate breathing lamp)
- 2020-06-17 04:40:01下载
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小绿人请加油
这里是由控制程序从ROM模块读取图片信息，然后写入VGA接口。里面包括6副16*16的图片信息，在屏幕上出现小绿人的动画
- 2022-03-03 12:54:29下载
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FPGA实现Jpeg压缩，和视频采集程序
说明： FPGA实现Jpeg压缩，和视频采集程序(Zynq - Main - register access Mio)
- 2020-03-13 23:25:40下载
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video_avg33_filter
说明： 图片采用3x3均值滤波，用Verilog语言描述，输入输出分别使用外同步(Pictures are filtered with 3x3 mean and described in Verilog language. Input and output are synchronized with each other.)
- 2019-06-03 13:54:54下载
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