登录
首页 » Verilog » Cache verilog代码

Cache verilog代码

于 2023-05-15 发布 文件大小:2.60 MB
0 117
下载积分: 2 下载次数: 1

代码说明:

应用背景原创VERILOG HDL 实现数据指令CACHE的操作,LRU替换算法,包括1路组相连和2路组相连,包含ISE工程文件,亲测可用,初学者必备关键技术采用verilog语言设计的ARM cache,包含tb文件,写回策略。LRU替换算法

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • task_function
    自己编写的一个verilog HDL小程序,实现基本的task调用function的功能,对初学者有用。在xilinx的ISE仿真调试通过(I have written a verilog HDL small procedures, to achieve the basic function of the task to call the function, useful for beginners. In Xilinx s ISE simulation debugging through)
    2008-06-26 21:21:23下载
    积分:1
  • AMBA_apb
    AMBA_APB verilog code
    2017-08-15 21:05:37下载
    积分:1
  • sgiarcs
    ARC firmware interface defines.
    2015-06-27 18:50:37下载
    积分:1
  • RecentProjectCleaner
    vs自定义插件开发,带卸载功能,经测试完全可用,分享给大家,可以学习!(vs custom plug-in development, with the uninstall feature, has been tested and is fully available for everyone to share, you can learn!)
    2014-12-24 11:35:54下载
    积分:1
  • 在Verilog Booth乘法器代码
     ;在这个booth mltiplier中,它包含booth算法、全加器、寄存器、,
    2022-02-05 01:03:33下载
    积分:1
  • 1 bit full adder
    `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company:  // Engineer:  //  // Create Date:    19:40:20 01/09/2019  // Design Name:  // Module Name:    fulladder  // Project Name:  // Target Devices:  // Tool versions:  // Description:  // // Dependencies:  // // Revision:  // Revision 0.01 - File Created // Additional Comments:  // ////////////////////////////////////////////////////////////////////////////////// module fulladder(     input a, b, cin,     output s, cout     ); assign s=a^b^cin; assign cout= a&b| b&cin | cin&a; endmodule
    2022-02-12 01:48:54下载
    积分:1
  • 免费 USART 的 verilog
    嗨我是 implimanted,所有供公众使用的波特率 RatePlease 共享中测试此 codework
    2022-06-15 02:32:33下载
    积分:1
  • DAC5578_I2C
    说明:  TI公司的DAC5578驱动程序,经测试过的,CSDN资源分享(DAC5578 Driver of TI Company Tested and CSDN Resource Sharing)
    2020-06-18 21:40:01下载
    积分:1
  • 3路由器的设计与验证
    应用背景这是一个内部的以太网路由器数字系统的源代码。代码已经编写的Verilog使用行为模型。有3个奴隶,一个主人,这就是为什么它被称为3配置。关键技术主要的RTL已使用Xilinx ISE仿真。FPGA实现了FPGA做sparten家庭。alhou ASIC实现,可以使用任何标准的工具如概要等。
    2022-02-06 03:03:45下载
    积分:1
  • 24_LCD12864_DISPLAY
    基于altera公司的fpga的lcd12864显示字符汉字的模块,模块接口简单易于复用。(Altera fpga-based company s lcd12864 display kanji character module, the module interface is simple and easy to reuse.)
    2014-03-27 13:44:09下载
    积分:1
  • 696518资源总数
  • 105949会员总数
  • 22今日下载