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8bit_frequency_meter
设计一个8位的简易频率计，测出信号的频率，即1s内变化的次数。(An 8-bit simple frequency meter is designed to measure the frequency of the signal, i.e. the number of changes in one second.)
- 2020-06-21 13:40:01下载
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利用RC实现AD采集FPGA实现
这个是以前做的毕业设计中的，利用RC的充放电来实现AD采集的程序，利用高精度的电阻和电容，接在FPGA的一个IO口，利用充放电算法，实现高精度低成本的AD采集。
- 2023-02-23 21:20:04下载
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FPGAVHDL
vhdl例程代码大全，包含流水灯，数码管，AD,DA转换等(Guinness vhdl code routines, including water lights, digital, AD, DA conversion)
- 2020-12-17 12:19:13下载
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I2C串行协议
I²C（内部集成电路，称为I-平方-C，I-2-C中，或IIC）是由飞利浦发明的多主串行单端计算机总线用于连接低速外围设备的母板，嵌入式系统，蜂窝电话，或其他电子设备。为了不被混淆的术语双线接口，只描述了一个兼容的硬件接口。自1990年代中期以来，一些竞争对手（例如，西门子公司（后来的英飞凌科技股份公司，目前英特尔移动通信），NEC，德州仪器，意法半导体（前身SGS - 汤姆逊），摩托罗拉（后来飞思卡尔），Intersil公司等）带来的I²C产品在市场上，这是与恩智浦（前身为飞利浦半导体部门）I²C系统完全兼容。自2006年10月10日，是不需要授权费来实现I²C协议。但是，收费仍需要获得恩智浦分配I²C从地址。[1]SMBus的，由英特尔在1995年的定义，是I²C的是更严格地定义了协议的一个子集。 SMBus的一个目的是促进稳健性和互操作性。因此，现代的I²C系统整合的政策和规则由SMBus，有时同时支持I²C和SMBus需要最小的重新配置。
- 2022-10-04 02:00:03下载
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DDS
说明： 使用Verilog，以Quartus II 为平台，编写了一个DDS信号发生器程序。(Using Verilog and Quartus II as the platform, realizing the DDS signal generator program .)
- 2020-11-26 17:12:26下载
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I2C Verilog
应用背景你好这是一个verilog代码^ _ ^这是一个verilog代码^ _ ^这是一个verilog代码^ _ ^这是一个verilog代码^ _ ^关键技术Verilog对我很好Verilog对我很好Verilog对我很好Verilog对我很好Verilog对我很好Verilog对我很好Verilog对我很好
- 2022-01-25 16:40:39下载
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浮点乘法
这个
- 2022-09-08 12:05:02下载
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ptos
八位并行数据转换为串行数据依时钟信号串行输出(Eight bit parallel data to serial data)
- 2018-05-02 19:43:25下载
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xapp741
说明： 该设计使用8个AXI视频直接存储器访问（AXI VDMA）引擎同时移动16个流（8个传输视频流和8个接收视频流），每个流以1920 x 1080像素格式以60赫兹刷新率移动，每个像素24个数据位。此设计还具有额外的视频等效AXI流量，该流量由为1080p视频模式配置的四个LogiCORE AXI流量发生器（ATG）核心生成。ATG核心根据其配置生成连续的AXI流量。在本设计中，ATG被配置成以1080p模式生成AXI4视频流量。这使得系统吞吐量需求达到DDR的80%左右带宽。每个AXI VDMA由LogiCORE IP测试模式生成器（AXI TPG）核心驱动。AXI VDMA配置为在自由运行模式下运行。每个AXI VDMA读取的数据被发送到能够将多个视频流多路复用或叠加到单个输出视频流的通用视频屏幕显示（AXI OSD）核心。AXI OSD核心的输出驱动板载高清媒体接口（HDMI技术）视频显示接口通过RGB到YCrCb颜色空间转换器核心和逻辑核心IP色度重采集器核心。LogiCore视频定时控制器（AXI VTC）生成所需的定时信号。(The design uses eight AXI video direct memory access (AXI VDMA) engines to simultaneously move 16 streams (eight transmit video streams and eight receive video streams), each in 1920 x 1080 pixel format at 60 Hz refresh rate, and 24 data bits per pixel. This design also has additional video equivalent AXI traffic generated from four LogiCORE AXI Traffic Generator(ATG) cores configured for 1080p video mode. The ATG core generates continuous AXI traffic based on its configuration. In this design, ATG is configured to generate AXI4 video traffic in 1080p mode. This pushes the system throughput requirement to approximately 80% of DDR
bandwidth. Each AXI VDMA is driven from a LogiCORE IP Test Pattern Generator (AXI TPG)core. AXI VDMA is configured to operate in free running mode. Data read by each AXI VDMA is sent to a common Video On-Screen Display (AXI OSD) core capable of multiplexing or overlaying multiple video streams to a single output video stream.)
- 2020-05-08 18:03:59下载
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TCL2543
基于FPGA的TLC2543控制器,采用状态进行控制ADC进行转换(The TLC2543 controller based on FPGA, using state control of ADC conversion)
- 2020-11-18 15:59:39下载
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