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S04_基于ZYNQ的HLS 图像算法设计基础
VIVADO HLS IMAGE 使用文档(vivado image processing example text of zynq)
- 2020-06-17 11:40:02下载
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Chapter06
cvery high compatibles for quartus
- 2010-06-10 11:39:28下载
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1553B总线接口技术研究及FPGA实现
基于FPGA的1553b接口设计详细设计论文(1553B design based on FPGA)
- 2019-04-18 11:02:52下载
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RS2
该源代码是RS（31，19）码的完整编译码程序，采用的是VerilogHDL语言，包含了RS码的编码和译码，这蛋疼的东西花费好多时间(The source code is RS (31,19) code complete encoding and decoding procedures, and spend a lot of time using is VerilogHDL language contains the encoding and decoding of RS codes, this egg pain)
- 2012-09-09 13:04:41下载
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help_lib
1.JESD204B协议
2.Xilinx的JESD204B phy 核手册
3.Xilinx的JESD204B rx_tx 核手册7.1
4.Xilinx的JESD204B rx_tx 核手册7.2
5.verilog实现串口发送(1.JESD204B protocol
2.Xilinx JESD204B PHY core manual
3.Xilinx JESD204B rx_tx core manual 7.1
4.Xilinx JESD204B rx_tx core manual 7.2
5.verilog to achieve serial transmission)
- 2017-11-15 16:09:22下载
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example
一个电子秒表，最大显示59.99,具有暂停和reset功能(An electronic stopwatch, the maximum display 59.99, with a pause and reset functions)
- 2013-12-17 12:28:14下载
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cn1
在MATLAB的SIMULINK中，用DSPBUILDER实现计数功能，控制LED指示灯.(In MATLAB SIMULINK, DSPBUILDER is used to realize counting function and control LED indicator lamp.)
- 2018-08-16 15:35:47下载
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一个两位数0-99升降计数器Verilog
这是一个0上下计数器的设计是为了在FPGA显示一七段显示的数字代码。这里的二七段已被编程代码中以这样的方式，他们可以显示0-99的数字。UD控制信号用于控制是否反会上升或下降取决于价值。&；nbsp；
- 2022-09-01 21:25:03下载
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ethernet-verilog
非常详细的千兆以太网MAC verilog代码，可以供硬件设计时有关网络的开发参考(Very detailed Gigabit Ethernet MAC verilog code, can be used for hardware design of the network to develop a reference)
- 2020-09-19 11:27:57下载
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UART_FPGA
此vhdl程序实现了在FPGA上构建UART通信串口。分为两部分，UART的发送端transfer和接收端receiver。需要外部根据需求提供波特率时钟。(This program implements the building vhdl UART serial interface on the FPGA. Divided into two parts, UART transfer sender and receiver receiver. Required to provide the baud clock external demand.)
- 2015-03-04 11:02:17下载
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