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CORDIC_ATAN
FPGA实现反正切功能，工程原件，包括测试文件，能够很好实现该功能(FPGA implements arctangent function, original engineering)
- 2018-11-06 15:25:26下载
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双精度浮点核心Verilog
应用背景IEEE-754标准的双精度浮点单元。4操作（加法，减法，乘法，除法）的支持，以及4的舍入模式（最近，0，Inf，-Inf）。本机还支持非规格化数，这是罕见的因为大多数浮点单位对非规格化数为零。单位可以运行在185 MHz的时钟频率高达一个Virtex5目标设备。关键技术特征•该单元被设计为同步到一个全局时钟。所有寄存器都在时钟的上升沿更新；•所有寄存器可以重置一个全局复位；的乘法运算是破碎的利用25×18多块在Virtex5 dsp48e片。25 x 18乘补码块将进行24×17无符号乘法，所以它需要9 dsp48e切片进行53×53位乘法需要加倍的双精度浮点数的 ；- fpu_double V是顶层模块。输入信号是；1）时钟& nbsp；2）RST ；•3）使能及；（4）rmode舍入模式） ；5）fpu_op（操作码） ；6）OPA（64位浮点数） ；7）OPB总线（64位浮点数） ；•输出信号是；（1）输出（64位浮点输出）；（2）准备好了（输出准备好）；3）底流 ；•4）溢出；5）精确 ；6）例外及；•7）无效和；•每个操作都需要以下数量的时钟周期来完成；•1、另外：20个时钟周期；•2、减法：21个时钟周期；•3、乘法：24个时钟周期；•4、71个时钟周期；这比一些浮点单元长，但支持非规格化数需要几个逻辑层次和较长的潜伏期。
- 2023-04-22 14:45:02下载
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CPU
使用QuartusII软件，利用VHDL语言设计实现CPU,其中包含时序图仿真。(Using software QuartusII, using VHDL language to design the CPU, which contains sequence diagram simulation.)
- 2015-07-22 16:23:52下载
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smartWasher
QUARTER编程环境实现的智能洗衣机系统，通过DE0板子进行模拟，组要完成洗衣机5个步骤的顺序过程以及系统相应动作(QUARTER programming environment of intelligent washing system, through simulation DE0 board, groups 5 to complete the washing process and the system the sequence of steps corresponding action)
- 2020-11-06 13:19:49下载
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seven_lcd
七段数码管显示的时钟程序VHDL代码 ISE编译环境(SEVEN seg VHDL ISE CLOCK)
- 2009-12-08 11:09:15下载
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test_ad9852
使用FPGA来控制DDS信号的产生，从而达到高频信号产生的目的。使用的DDS芯片为AD9852，在QuartusII下编写。(Using the FPGA to control the DDS signal generation, so as to achieve high-frequency signal generation purposes. Use of DDS chip AD9852, in the QuartusII prepared.)
- 2010-01-27 17:02:16下载
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tb_axi4
介绍如何使用vivado来调用和封装IP核，测试AXI4总线的三种功能协议。(It describes how to use vivado to call and package IP core test three functions AXI4 bus protocol.)
- 2020-07-03 08:40:01下载
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xilinx-timing-constrains
ISE时序约束笔记——Global Timing Constraints，这个文档中详细介绍了如何使用ISE中约束工具和原理，对fpga水平提高有很大帮助(In this file , global timing constraints is introduced very clearly. It can really helps)
- 2012-04-16 11:08:45下载
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Verilog代码支持IO中断的CPU实现
Verilog代码，支持IO，中断的cpu实现。(Verilog code, support IO, interrupt cpu implementation.)
- 2020-07-05 20:28:59下载
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verilog-axi-master
说明： Verilog AXI Components Readme
GitHub repository: alexforencich verilog-axi
- 2020-11-04 14:39:51下载
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