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zidongmen1
控制步进电机转动,正反转,旋转角度完美掌握。很好用,亲测(Control stepping motor rotation, positive and negative rotation, perfect control of rotation angle. Very easy to use, personal test)
- 2018-12-25 16:41:07下载
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nios ii系统中Nichestack协议栈的使用
1、工程文件解读
本例程需要的工程文件有以下几种,下面对其意义及作用做了说明:
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- 2022-07-05 10:46:12下载
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基于AHB总线的DMAC系统
传输特点
1.传输size为字传输。(总线的字长为32位,每次传输32位数)
2.16拍的增量突发传输。
3.支持2个AHB接口,一个用来配置DMA内部寄存器,
4.采用独占总线的方法,当DMA占用总线时,CPU停止一切活动。
5.支持异步复位。
6.本次设计的MDA每次最多传输256个数据,每次总线传输最多传16个数据,
- 2022-04-06 13:34:13下载
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verilogexample
verilog学习资料。附带简单的源代码列子,可以直接使用和仿真。(verilog learning materials. Source code with a simple Lie Zi, and simulation can be used directly.)
- 2011-05-26 11:53:24下载
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verilog实现有限域GF(28)弱对偶基乘法器
采用verilog实现的有限域GF(28)弱对偶基乘法器,本原多项式: p(x) = x^8 + x^4 + x^3 + x^2 + 1 ,多项式基: {1, a^1, a^2, a^3, a^4, a^5, a^6, a^7},弱对偶基: {1+a^2, a^1, 1, a^7, a^6, a^5, a^4, a^3+a^7}
- 2022-07-03 03:48:26下载
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EDK_Tutorial_1
EDK tutorial 1 ----------------
- 2013-04-04 10:18:46下载
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sample_wave
可以产生8比特的采样波形,非常不错的VHDL程序(Sampling can produce 8-bit waveform, very good VHDL program)
- 2010-10-12 20:03:07下载
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tongbu
使用VERILOG开发时钟同步算法,能够从数据信号中提取时钟信息,(Clock synchronization algorithm using VERILOG developed to extract the clock from the data signal information,)
- 2020-11-11 12:39:44下载
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BISS
说明: biss协议源码交流 verilog hdl源码,测试可用(Biss protocol ,achieved by verilog HDL,can be verify using modelsim or other simtools.)
- 2020-12-02 09:19:26下载
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stop_watch
采用Quartus2编写的电子秒表电路
实现计时、暂停等功能(Quartus2 prepared using electronic stopwatch timer circuit, suspension and other functions)
- 2008-04-27 13:04:03下载
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