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同步 fifo (先进先出)

于 2023-06-25 发布 文件大小:19.49 kB
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代码说明:

FIFO 是缓冲区的一种特殊类型。名称 FIFO 站第一的先进先出和入缓冲区中,第一次写入的数据第一次出来它的手段。每个内存的数据字所写的第一次也出来第一次当读取内存是先进先出。先进先出的三个种类:移位寄存器 — — 与存储的数据字的恒定数目和因而,读和写操作之间的必要同步 FIFO 因为必须读取数据字,每次一种书面独占读取/写入 FIFO — — 具有可变数量的存储的数据字,和由于内部结构,读和写操作之间的必要同步先进先出并发读/写 FIFO — — 数量可变的存储的数据的言行可能读和写操作之间的异步 FIFO

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  • decoder_38
    这是基于Quartus2 开发环境和verilog hdl语言写的38译码器(This is based development environment and Quartus2 verilog hdl language used to write decoder 38)
    2013-08-04 09:53:07下载
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  • lab7_files
    关于Digilent Atlys Spartan-6 FPGA development board audio ac97的讲解及具体应用的源码(Digilent Atlys Spartan-6 FPGA development board audio of ac97' s presentation as well as the specific application' s source code)
    2013-02-01 11:02:38下载
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  • 20190717 - Copy
    this describes building spi block on verilog hdl and programming them on an fpga device
    2020-06-21 21:40:02下载
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  • 4 x 4 不能静下来将乘数的源代码保存
    我写的源代码
    2022-03-13 05:19:13下载
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  • fpga_coder_module
    本人编写的FPGA光电编码器输入模块,没有实验,但仿真基本实现,希望有参考价值.(FPGA optical encoder input module, there is no experimental, but simulation technology, hope to have reference value.)
    2021-04-21 01:58:50下载
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  • USB_GPIF-II
    fpga模拟两路视频,简单拼接后,经过GPIF II接口传出给cy2014,测试usb的吞吐量(fpga generate two lane video, and transmit them through GPIF II interface. test cy2014)
    2017-06-02 18:50:04下载
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  • ADC_Data_Recv_Module
    接收机测试输入信号, 生成正余弦波,采样率、频率、幅度、相位可调节 并将生成的数据进行输出 压缩包包括Verilog代码、testbench代码、word文档 matlab仿真代码(The receiver tests the input signal, Generation of positive cosine wave, sampling rate, frequency, amplitude, phase can be adjusted And output the generated data The compressed package includes the Verilog code, the testbench code Matlab simulation code)
    2017-12-08 17:56:02下载
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  • FIFO_design
    FIFO 是首字母缩略词为第一次中,第一次出来,这是与相关的方式组织和操纵的抽象 相对于时间和优先顺序的数据。此表达式描述队列处理技术的原则或 为相互冲突的需求提供服务的订购过程的第一次来,先到先得 (FCFS) 行为: 哪里人 他们到达的顺序离开队列或等轮到在交通控制信号。 FCFS 也是 FIFO 操作系统调度算法,使每个进程的 CPU 的行话术语 他们来的顺序的时间。在更广泛的意义上,后进先出法或最后一次在第一次出的抽象是相反的 FIFO 组织的抽象。区别也许是最清晰的考虑不太常用的同义词 后进先出等 FILO (指最后一出)。本质上,两者都是一个更广义的列表的具体案件 (其中 可以访问任何位置)。区别在于不在列表中 (数据),但在访问内容的规则。其中一个 子类型将添加到一端,并从其他起飞,它的对面花和只在一端上放的东西。[] 1 从队列中移除的项特设办法的俚语变异铸造或被作为 OFFO,站立 为上-火先出。优先队列是一个变体的队列的名称 FIFO,没有资格
    2022-03-03 22:52:08下载
    积分:1
  • pid_controler_latest.tar
    PID控制器的verilog实现,做闭环控制器的人可以参考(PID controller verilog implementation of closed-loop controller may make reference to)
    2010-10-23 17:09:15下载
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  • 系统设计
    基于旋转编码器和LED灯组的强度调节系统设计(Design of Intensity Regulation System Based on Rotary Encoder and LED Lamp Set)
    2020-06-21 02:00:01下载
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