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N-bits-by-M-bits
这是一个verilog代码实现的常用乘法器。设计的是通用N比特乘M比特的二进制乘法器(This is a common multiplier verilog code. Design of a generic N bits by M bits of the binary multiplier)
- 2013-10-05 19:44:52下载
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vedic_Code
vedic multiplication
- 2015-11-16 19:19:40下载
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AXI4_Sim
说明： 实现AXI,AXI-Lite乒乓地址的传输，AXI,AXI-Lite已经封装成内核，可直接修改后使用(Realize the transmission of table tennis address of Axi and Axi Lite. Axi and Axi Lite have been encapsulated into a kernel, which can be directly modified and used)
- 2020-05-31 15:20:16下载
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verilog例子，有130多个，值得参考，新手很有帮助
verilog例子，有130多个，值得参考，新手很有帮助-Verilog example, there are more than 130, it is also useful, very helpful to novice
- 2022-10-14 23:55:03下载
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spi_controller
SPI控制器，基于VERILOG描述，分模块设计，共6个模块，时钟产生模块，移位模块，主模块，从模块，定义模块，顶层模块。(SPI controller, based on the VERILOG description, sub-module design, a total of six modules, clock generation module, shift module, main module, from the modules, custom module, top module.)
- 2021-05-13 13:30:02下载
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test
简单的232-485通信程序！主要是串口跟485之间的通信，起到发送接收然后再另一边显示的功能！(Simple 232-485 communication program!)
- 2012-09-26 19:54:40下载
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用VHDL编写的FIR数字滤波器的程序可以用在FPGA工作。
FIR数字滤波器程序，采用vhdl编写，可用于FPGA电路-FIR digital filter procedure for the preparation of VHDL can be used in FPGA circuit
- 2022-08-15 20:37:14下载
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电子时钟
基于DE2-115的数字时钟
1.液晶显示，数码管显示
2.整点报时
3.闹钟
4.设置时间
5.设置闹钟(Digital clock based on DE2-115
1. LCD display, digital tube display
2. whole point
3. alarm clock
4. setting time
5. set the alarm clock)
- 2021-03-06 23:39:29下载
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Matlab-and-Modelsim
matlab怎么把数据输入到modelsim，文件读写的问题(data write and read from matlab to modelsim)
- 2013-03-14 15:27:11下载
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4BITMUIT
利用LPM_MUIT宏模块设计一个四位数据乘法器(Use LPM_MUIT macro module design a four data Multiplier)
- 2013-09-05 10:06:52下载
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