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一种用于乘数的8x8的制备采用Verilog HDL语言
一个用VerilogHDL语言编写的8X8的乘法器-a Verilog HDL language used in the preparation of the multiplier 8X8
- 2023-08-11 06:05:03下载
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ZEDBOARD
说明： ZEDBOARD的管脚分配图和约束文件，包括PCB图和xdc文件(Pin assignment of ZEDBOARD)
- 2021-03-23 21:19:15下载
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VHDL编写的4个led灯循环明暗变化，通过改变波形占空比实现，课堂作业自编程序...
VHDL编写的4个led灯循环明暗变化，通过改变波形占空比实现，课堂作业自编程序-VHDL prepared by the four led lights cycle shading changes, by changing the waveform duty cycle to achieve, self-compiled class operating procedures
- 2022-04-17 17:16:20下载
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shift_reg
Shift reg in vhdl, a first example to start
- 2011-03-27 10:35:25下载
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vhdl,双向移位寄存器，实现置数，左移及右移操作
vhdl,双向移位寄存器，实现置数，左移及右移操作-vhdl, bi-directional shift register to achieve set the number of left and right shift operation
- 2022-07-14 16:53:32下载
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This is a verilog file which is used as a decoder
This a verilog file which is used as a decoder-This is a verilog file which is used as a decoder
- 2023-02-17 15:15:04下载
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ahb_slave_latest.tar
AHB 总线slave verilog实现(Implementation of AHB bus)
- 2020-06-30 13:40:02下载
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FPGA_emif
接口模块，通过对高位地址的编码可实现在一个FPGA中配置四个独立的功能模块，每个功能模块具有一个带FIFO的输出口和13个独立的可由DSP读写的寄存器，寄存器功能可自定义。模块还包含两个全局寄存器，可实现全局复位，中断等功能。该模块以应用于实际的项目中，目前运行良好(FPGA to emif)
- 2020-12-04 10:59:26下载
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vhdl 中各种数据类型的转换实现,可以调用函数库实现
vhdl 中各种数据类型的转换实现,可以调用函数库实现-date type change
- 2022-03-18 06:02:30下载
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rs_204_188----v1.0
RS 编码和解码Verilog Code, 实现了RS（204,188)的编码和译码；(RS Coding and Decoding Verilog code， implement RS（204,188) )
- 2021-03-25 20:29:14下载
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