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2位并行加法器初学者必看初步了解FPGA

于 2023-07-28 发布 文件大小:130.45 kB
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2位并行加法器初学者必看初步了解FPGA-two count

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  • Xilinx
    说明:  2020 XILINX Vivado ISE IP License最全最可靠License获取方式。 LDPC, CPRI, Turbo, Polar, JESD204B/C HDMI1.4/2.0, MIPI CSI-2, MIPI DSI AXI CAN AXI USB2.0 SD Card Host Reed-Solomon Decoder/Encoder 10G Enthernet MAC 25G Enthernet MAC 40G Enthernet MAC 50G Enthernet MAC 100G Enthernet MAC RS Encoder/Decoder Display Port/ DP Video Test Pattern Generator RapidIO tri mode ethernet mac(LDPC, CPRI, Turbo, Polar, JESD204B/C HDMI1.4/2.0, MIPI CSI-2, MIPI DSI AXI CAN AXI USB2.0 SD Card Host Reed-Solomon Decoder/Encoder 10G Enthernet MAC 25G Enthernet MAC 40G Enthernet MAC 50G Enthernet MAC 100G Enthernet MAC RS Encoder/Decoder Display Port/ DP Video Test Pattern Generator RapidIO tri mode ethernet mac)
    2020-03-11 15:40:45下载
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  • libiio-0.15
    ad9361 matlab驱动代码,运行此代码可在matlab中控制AD9361(AD9361 matlab driver code, running this code can control AD9361 in MATLAB)
    2020-07-25 12:38:44下载
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  • 01_基于ZYNQ的FPGA基础入门
    VIVADO SOC 使用文档 基于zynq 7020(vivado soc example text of zynq)
    2020-06-17 12:00:01下载
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    在Qaurtus环境下用Verilog输入实现64QAM信号的发生,用MATLAB协助验证,观察了PN序列对应的星座图。(Simulating generation of 64QAM RF Signal in Quartus II IDE,identified with MATLAB,constellation gram displayed.)
    2021-03-02 23:39:33下载
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    用VERILOG编写的数字电子钟,用数码管进行显示时间-VERILOG prepared with digital electronic clock with a nixie tube display time
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    基于FPGA的新型数据位同步时钟提取(CDR)实现方法-New FPGA-based data bit sync clock extraction (CDR) method
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    LED灯、跑马灯的显示源程序,包括对代码的说明(Display source code LED lights, marquees, including the code specification)
    2013-01-18 18:20:57下载
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    Vhdl 语言在 pdf 格式的波斯语。你可以学习编码用 vhdl 语言、 fpga、 盖茨、 专用集成电路、 cpu 编程,在 2 个部分。
    2022-02-01 05:01:54下载
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  • dingshi
    定时器加数码管显示源码,以及test bench测试模块源码,经modelsim仿真结果正确(Timer plus digital display source code, and test bench test module source code, by modelsim simulation results are correct)
    2013-07-27 10:34:41下载
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  • CODE_VHDL_COUNTING 0 到 9,使用按钮 (Đếm 慈 0 đến 9 hiển 施耐 1 带领 7 đoạn sử dụng nút nhấn để điều khiển)
    CODE_VHDL_COUNTING 0 到 9,使用按钮 (Đếm 慈 0 đến 9 hiển 施耐 1 带领 7 đoạn sử dụng nút nhấn để điều khiển) Với bài này tôi sử dụng một nút nhất để một nút nhấn đế bắt đầu đếm dữ liệu 将重置。
    2022-07-25 16:14:59下载
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