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verilog 算术逻辑单元

于 2023-08-11 发布文件大小:321.94 kB

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代码说明：

串行进位加法器需要串行进位加法器需要串行进位加法器需要串行进位加法器需要逐级进位，延迟很大。先行加法器可以有效的减少进位，延迟很大。先行加法器可以有效的减少进位，延迟很大。先行加法器可以有效的减少进位，延迟很大。先行加法器可以有效的减少进位，延迟很大。先行加法器可以有效的减少进位，延迟很大。先行加法器可以有效的减少进位，延迟很大。先行加法器可以有效的减少进位，延迟很大。先行加法器可以有效的减少进位，延迟很大。先行加法器可以有效的减少进位，延迟很大。先行加法器可以有效的减少进位，延迟很大。先行加法器可以有效的减少进位，延迟很大。先行加法器可以有效的减少迟。设二进制加法器的第设二进制加法器的第设二进制加法器的第设二进制加法器的第设二进制加法器的第 i位输入为位输入为 Xi, Yi, Xi, Yi, Xi, Yi, Xi, Yi, 输出为输出为 Si, Si, Si, 进位输入为进位输入为进位输入为 Ci ，进位输出为，进位输出为，进位输出为，进位输出为 Ci+1 Ci+1则有Si = XiSi = Xi Si = Xi Si = Xi⊕Yi ⊕CiCi+1 Ci+1 = Xi·Yi + Ci += Xi·Yi + Ci = Xi·Yi + Ci = Xi·Yi + Ci += Xi·Yi + Ci = Xi·Yi + Ci = Xi·Yi + Ci = Xi·Yi + Ci = Xi·Yi + Ci Yi ·Ci = Xi + (Yi)CiYi·Ci = Xi Yi + (Yi)Yi ·Ci = Xi + (Yi)Yi ·Ci = Xi + (Yi)CiYi·Ci = Xi Yi + (Yi)CiYi·Ci = Xi Yi + (Yi)Yi ·Ci = Xi + (Yi)CiYi·Ci = Xi Yi + (Yi)Yi ·Ci = Xi + (Yi)Yi ·Ci = Xi + (Yi)CiYi·Ci = Xi Yi + (Yi)CiYi·Ci = Xi Yi + (Yi)Yi ·Ci = Xi + (Yi)Yi ·Ci = Xi + (Yi)CiYi·Ci = Xi Yi + (Yi)CiYi·Ci = Xi Yi +

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chaotic_1d
说明：一维超混沌随机数的生成verilg，还有testbench仿真激励，modelsim的仿真工程。(The generation of one-dimensional hyperchaotic random number verilg, testbench simulation stimulation and Modelsim simulation engineering.)

2020-05-11 12:45:42下载

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11bit_Barker_code
说明：设计11位巴克码序列峰值检测器，巴克码相关器原理：巴克码相关器能够检测巴克码序列峰值，并且能够在1bits错误情况下检测巴克码序列峰值。(A 11-bit Barker code sequence peak detector is designed. The principle of Barker code correlator is that the Barker code correlator can detect the peak value of Barker code sequence and detect the peak value of Barker code sequence in the case of 1 bits error.)

2020-06-21 14:00:01下载

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维特比译码器发电机
这是维特比译码器 verilog 代码生成器进行测试和 FPGA 验证。

2022-09-02 18:05:02下载

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udp_send1
基于FPGA的UDP硬件协议栈，全部用SystemVerilog写的，不需CPU参与，包括独立的MAC模块。支持外部phy的配置，支持GMII和RGMII模式。以下是接口 input clk50, input rst_n, /////////////////////// //interface to user module input [7:0] wr_data, input wr_clk, input wr_en, output wr_full, output [7:0] rd_data, input rd_clk, input rd_en, output rd_empty, input [31:0] local_ipaddr, //FPGA ip address input [31:0] remote_ipaddr, //PC ip address input [15:0] local_port, //FPGA port number //interface to ethernet phy output mdc, inout mdio, output phy_rst_n, output is_link_up, `ifdef RGMII_IF input [3:0] rx_data, output logic [3:0] tx_data, `else input [7:0] rx_data, output logic [7:0] tx_data, `endif input rx_clk, input rx_data_valid, input gtx_clk, output logic tx_en(UDP hardware stack, written in system verilog, do nt need CPU.Projgect includes MAC Layer,support phy configuration.support gmii and rgmii mode. the interface is as the follows: input clk50, input rst_n, /////////////////////// //interface to user module input [7:0] wr_data, input wr_clk, input wr_en, output wr_full, output [7:0] rd_data, input rd_clk, input rd_en, output rd_empty, input [31:0] local_ipaddr, //FPGA ip address input [31:0] remote_ipaddr, //PC ip address input [15:0] local_port, //FPGA port number //interface to ethernet phy output mdc, inout mdio, output phy_rst_n, output is_link_up, `ifdef RGMII_IF input [3:0] rx_data, output logic [3:0] tx_data, `else input [7:0] rx_data, output logic [7:0] tx_data, `endif input rx_clk, input rx_data)

2016-03-10 15:23:29下载

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verilog实现CPU处理系统
利用verilog实现硬件上的简单的CPU处理系统，并可以处理简单的汇编语言代码。本代码实现的是CPU上的汇编语言的单周期执行。

2022-10-03 04:20:03下载

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AXI slave verilog 代码
自己写的 AXI slaver verilog code，希望带给大家一些启示

2022-07-23 07:27:26下载

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DDSa
程序是完整的一个数字下变频器的一个Verilog程序，经测试可以使用，欢迎下载(Program is a complete Verilog program a digital down converter, tested can be used, please download)

2016-05-23 22:11:25下载

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周立公Verilog
关于verilog的知识点和关键点的总结(Summary of knowledge points and key points of Verilog)

2020-07-01 22:20:02下载

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Crack_QII72_FULL_License
Quartus II 7.2最完美的license破解器!(Quartus II 7.2 FULL and perfect License!)

2012-03-09 11:15:22下载

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sinwave
使用verilog hdl语言编程正弦波信号，能仿真出结果(Can use verilog HDL language programming sine wave signal, the simulation results )

2013-09-18 15:27:27下载

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