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modulation-and-demodulation
通过verilog语言实现各种基本信号的调制解调过程，包括2psk,qpsk,ppm(Realize the modulation and demodulation process of various basic signals through verilog language, including 2psk, qpsk, ppm)
- 2018-04-26 21:52:04下载
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AHB
// 4 entry deep fast fifo
module fifo4(clk, rst, clr, din, we, dout, re, full, empty);
parameter dw = 8;
input clk, rst;
input clr;
input [dw:1] din;
input we;
output [dw:1] dout;
input re;
output full, empty;
////////////////////////////////////////////////////////////////////
//
// Local Wires
//
reg [dw:1] mem[0:3];
reg [1:0] wp;
reg [1:0] rp;
wire [1:0] wp_p1;
wire [1:0] wp_p2;
wire [1:0] rp_p1;
wire full, empty;
reg gb;
///////////////////////////////////
- 2022-01-25 20:06:27下载
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digital-design-and-synthesis
Verilog HDL 数字设计与综合，夏宇闻译。本书重点关注如何应用verilog语言进行数字电路和系统的设计和验证，不仅讲解语法，更从基本概念讲起，逐渐过渡到编程语言接口以及逻辑综合等高级主题。(The design and synthesis of Verilog HDL digital, Xia Wen translation. The book focused on how to apply the verilog language for the design and verification of digital circuits and systems, not only explain the grammar, the more I start from the basic concept, and a gradual transition to advanced topics such as programming language interface and logic synthesis.)
- 2012-10-23 00:16:59下载
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My-Simple-Specturm--Analyzer
基于LabVIEW FPGA的频谱估计与分析(the power spectrum estimation and analysis based on LabVIEW FPGA)
- 2013-11-13 08:45:40下载
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LCD verilog 程式碼
应用背景此組程式代碼可應用在Quartus II verilog VHDL編寫LCD模組 且可在DE2模擬版上進行實驗操作!!关键技术此程式碼 可幫助初學者應用在LCD顯示器 上顯示FPGA的文字 再進行適當的修改可以應用在自己的地方!!
- 2022-03-06 05:26:37下载
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单周期数据通路verilog
根据单周期数据通路的设计流程及各种控制信号设计了这个单周期
CPU在处理指令时，一般需要经过以下几个步骤：
(1) 取指令(IF)：根据程序计数器PC中的指令地址，从存储器中取出一条指令，同时，PC根据指令字长度自动递增产生下一条指令所需要的指令地址，但遇到“地址转移”指令时，则控制器把“转移地址”送入PC，当然得到的“地址”需要做些变换才送入PC。
(2) 指令译码(ID)：对取指令操作中得到的指令进行分析并译码，确定这条指令需要完成的操作，从而产生相应的操作控制信号，用于驱动执行状态中的各种操作。
(3) 指令执行(EXE)：根据指令译码得到的操作控制信号，具体地执行指令动作，然后转移到结果写回状态。
(4) 存储器访问(MEM)：所有需要访问存储器的操作都将在这个步骤中执行，该步骤给出存储器的数据地址，把数据写入到存储器中数据地址所指定的存储单元或者从存储器中得到数据地址单元中的数据。
(5) 结果写回(WB)：指令执行的结果或者访问存储器中得到的数据写回相应的目的寄存器中。
单周期CPU，是在一个时钟周期内完成这五个阶段的处理。
- 2022-03-04 22:49:03下载
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velocity_Verilog
速度表（velocity）要求：1．显示汽车Km/h数；2．车轮每转一圈，有一传感脉冲；每个脉冲代表1m的距离；3．采样周期设为10s；
4．要求显示到小数点后边两位；5．用数码管显示；6. 最高时速小于300Km/h。（约为83.3m/s）
(use verilog to realize velocity)
- 2020-07-13 15:08:51下载
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dfilpflop in behavioural
我们在vcs synopsys tools中设计了d触发器，代码是以行为模式编写的；
- 2022-01-25 21:37:57下载
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DDR2芯片控制模块verilog
ddr2存储器控制模块，大家可以拿去借鉴，其中对DDR2内部时钟刷新本人花了很久的时间。内部时钟频率请各位已经自己芯片情况而定。本人也是新手，代码中有不少地方也许欠妥，大家共同学习，谢谢。
- 2022-02-13 11:55:09下载
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sobel_edge_detect
sobel边缘检测，用于图像处理。实现了该算法在FPGA上的实现代码。(Sobel edge detection for image processing.Implementation of the algorithm to achieve the FPGA code.)
- 2016-07-17 21:54:26下载
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