ANSYS_WORKBENCH设计、仿真与优化
《ANSYSWorkbench设计、仿真与优化》以最新版ANSYSWorkbench11.0为依据，以工程人员产品设计的流程为主线，由浅入深地介绍了ANSYSWorkbench在产品设计、仿真与优化过程中的具体功能、使用方法和应用实例。ⅣANSYS Workbench设计、仿真与优化4.2.1基础…………484.2.2分析关键………494.2.3分析步骤……………………………………494.3振动电机轴谐响应分析……………….544.3.1基础………………54………54.3.3分析步骤……………………………………………………………554.4机柜随机振动分析…………………………………………………………614.4.1基础……………………………………………………………614.4.2分析关键…………………………………………………624.4.3分析步骤………………………………………………………62第5章机构运动学分析…………………675.1机构运动学分析基础………………………………………………………675.2轻型打桩机机构运动学分析……………………………………685.2.1工程背景……………………………………………5.2.2分析关键…………………………………………685.2.3分析步骤…………69第6章热力学分析………………………………………756.1热分析基础…………………………………………………………756.2汽缸盖稳态温度场分析……………………………………………766.2.1工程背景766.2.2分析关键………………………………………………………776.2.3分析步骤……………………………………776.3涡轮增压器涡壳瞬态温度场分析和热应力分析………………………………806.3.1工程背景………………………………………………806.3.2分析关键………6.3.3分析步骤…………………………81第7章疲劳分析……………………………………………………867.1疲劳分析基础……………………………………:867.1.1疲劳分析定义……………………………………………867.1.2 AWE Fatigue程序处理疲劳问题的过程………………862按键疲劳分析………………………………………………………877.2.1工程背景………………………………………………………877.2.2分析关键…………………887.2.3分析步骤…………………………………………………887.3轮毂疲劳分析………………………………………………………………92日录7.3.1工程背景………927.3.2分析关键………27.3.3分析步骤……93第8章优化设计……………………………………………………………………968.1优化设计基础……………………………………………968.1.1优化设计的基本原理…968.1.2优化设计的分类………………………………………………………978.1.3AWE优化设计的分析步骤………………988.2支架拓扑结构优化设计………………………………………………………998.2.1工程背景………8.2.2分析关键…………………………………………998.2.3分析步骤…98.3散热器形状优化设计……………………………………………………………1028.3.1工程背景………………………………………………………1028.3.2分析步骤…………………103第9章二次开发1109.1二次开发基础………………………………………………………11109.2参数化程序设计语言……………………………………………………1109.2.1APDL简介…………………………1109.2.2APDL的参数和宏………………………………………………1119.2.3气动刹车装置非线性分析12…………………………119.3用户操作向导……………………1159.3.1 Wizard简介…………………………………………………………1159.3.2操作向导编辑器…………………………………11169.4客户化定制…………1179.4.1SDK简介………………………………………………………………1179.4.2客户化定制实例…………………………………………………118第1章 ANSYS Workbench基础1.1 ANSYS Workbench概述随着计算机辅助工程(CAE)技术在工业应用领域中的广度和深度的不断发展,它在提高产品设计质量、缩短周期、节约成本方面发挥了越来越重要的作用。目前,CAE分析的对象已由单一的零部件分析拓展到系统级的装配体,如飞机、汽车等整机的仿真。同时,其分析的领域已不再仅仅局限于结构力学,已涉及流体力学、热力学、电磁学、多场耦合等更加丰富的物理空间。而且,CAE分析不再仅仅是专职分析人员的工作,设计人员参与CAE分析已经成为必然ANSYS Workbench Environment(AwE)作为新一代多物理场协同CAE仿真环境,其独特的产品构架和众多支撑性产品模块为产品整机、多场耦合分析提供了非常优秀的系统级解决方案。它所包含的3个主要模块:几何建模模块( Design Modeler)、有限元分析模块( Design Simulation)和优化设计模块( Design Xplorer)将设计、仿真、优化集成于一体,可便于设计人员随时进入不同功能模块之间进行双向参数互动调用,使与仿真相关的人、部门、技术及数据在统一环境中协同工作。具体来讲AWE具有的主要特色如下。1.强大的装配体自动分析功能针对航空、汽车、电子产品结构复杂,零部件众多的技术特点,AWE可以识别相邻的零件并自动设置接触关系,从而可节省模型建立的时间。而现行的许多软件均需要手动设置接触关系,这不但费时同时还容易出错。除此之外,AWE还提供了许多工具,以方便手动编辑接触表面或为现有的接触指定接触类型。AWE提供了与CAD软件及设计流程之间的无与伦比的整合性,从而发挥CAE对设计流程最大限度的贡献。最新的AWE使用接口,可与CAD系统中的实体及曲面模型双向连接,具有更高的CAD几何导入成功率。当CAD模型变化时,不需对所施加的负载和支撑重新定义。AWE与CAD系统的双向相关性还意味着,通过AWE的参数管理可方便地控制CAD模型的参数,从而提高设计效率;AWE的这一功能,还可对多个设计方案进行分析,自动修改每一设计方案的几何模型。2.自动化网格划分功能许多CAE用户都花大部分的时间在建立网格上,AwE在大型复杂部件,如飞机组装配件的网格建立上独具特色,自动网格生成技术可大大节省用户的时间。根据分析类型不同,有很多因素影响分析的精度。传统的专业分析人员花大量的时间和训练来掌握各种分析,手动处理模型以保证分析的精度;而对于设计人员来讲,他所关注的应该是自己的产品设计,而不是有限元方法,因此需要一个可靠的工具来替代传统的工具,尽可能实现自动化。AWE的自动化网格划分功能如下:自适应网格划分,对于精度要求高的区域会自动调整网格密度ANSYS Workbench设计、仿真与优化·自动化网格划分,生成形状、特性较好的元素,保证网格的高质量。·自动收敛技术,是自动迭代过程,通过自适应网格划分以使指定的结果达到要求的精度。例如,如果对装配中某一个零件的最大应力感兴趣,可指定该零件的收敛精度。·自动求解器选择,AWE根据所求解问题的类型自动选择适合的求解器求解。智能化的负载和边界条件自动处理。3.协同的多物理场分析环境及行业化定制功能CAE技术涵盖了计算结构力学、计算流体力学、计算电磁学等诸多学科专业,而航空产品的设计对这几个学科专业都有强烈的CAE需求。单个CAE软件通常只能解决某个学科专业的问题,导致使用者需要购买一系列由不同公司开发的、具有不同应用领域的软件,并将其组合起来解决其实际工程问题,这不但增加了软件投资,而且很多问题会由于不同软件间无法有效而准确地传递数据而根本不能实现真正的耦合仿真计算。目前,全面的、真正的“多物理场耦合分析”(如图1.1所示)时代已经来临,多场分析能力已经成为现代CAE软件技术水平的重要标志。多组分/多相流}(流体力学)[可压缩流H高级辐射高级疲劳高度非线性共轭传热结构力学多物理场耦合(温度场非线性非线性/辐射时/频域动力稳态/瞬态线性静力低频电磁场}(电磁场)M高导/对流图1.1现代高级CAE软件AWE组合分析能力4.快捷的优化工具 DesignXplorerAWE本身既是一个成熟的多物理场协同CAE仿真平台,又是一个基于最新软件技术的开放式开发平台,利用其开发包 Workbench SDK可以非常便捷地实现诸如专用程序开发、流程自动化和简化、专家经验的保存和固化、分析规范的保存和固化、自有程序的包装、其他程序的集成等众多的用户化开发功能。在 Workbench基础上,设计与分析间的关系就简化为:·分析部门(或人员)根据需求为设计部门量身定做各种特定产品的专用分析程序,这些程序融专家经验、自有程序、分析规范等为一体,完全专用化和自动化,一次定制,终身受益;设计部门(或人员)在针对性极强的专用程序上轻松实现设计分析-优化评价等工作;AWE多物理场协同仿真环境充分体现了 ANSYS公司“面向实实在在的工业需求,以技术为本,以优化用户产品研发流程为目标,为用户提供完整CAE解决方案”的宗旨。在AWE环境下,整个CAE应用的方式和意义都将发生革命性的变化。仿真分析的目的是优化产品性能,AWE/ DesignXplorer是基于DSDB数据库文件的参数优化工具,结合CAD系统/AGP和 Design Space/AWE进行优化:在CAD系统/AGP中第1章 ANSYS Workbench基础3·进行参数化建模,在 Design Space或AWE中进行初步的分析,并确定感兴趣的参数,在DesignXplorer中进行参数优化优化参数可以是CAD模型的几何参数、结构形式、施加的边界条件、求解得到的分析结果等,也可以是由这些参数进行数学运算后派生出来的参数,既可以进行连续性参数和离散化参数的优化,又可以进行单目标或多目标的优化,得到设计空间的三维设计响应面/二维设计曲线,并自动根据优化结果更新几何模型文件。因此,作为新一代多物理场协同CAE仿真环境,AWE以其独特的产品架构和众多支撑性产品模块已为越来越多的产品提供了非常优秀的系统级解决方案1.2 ANSYS Workbench产品设计流程和文件格式1.2.1 ANSYS Workbench产品设计流程AwE提供一个集成统一的仿真环境帮助工程人员完成产品CAE开发的全过程。在AWE环境下,典型的项目开发,包括以下模块:DesignModeler,几何建模和CAD模型导入模块;Design Simulation,结构、热和电磁有限元分析模块;Design Xplorer,最优化设计模块。AwE统一的开发环境以及具有攀升化的设计方案,帮助企业真正实现产品设计仿真到优化的协同。其中, Design Simulation与CAD系统之间可进行双向模型参数互动、可将 ANSYS嵌入CAD运行环境,使用CAD环境中的几何模型的链接,不存在模型转换失真的棘手问题。同时, Design Simulation从CAD中导入装配体时可以自动建立装配接触关系。这样,设计人员可以在 Design Simulation中进行零件以及装配体性能的初步快速分析,并确定感兴趣的区域和性能,再利用 Design Simulation中高端CAE仿真工具和疲劳分析模块一 Fatigue Module对产品强度、动力学特性以及疲劳寿命进行深入的认知,确定优化设计参数,最后在多目标优化模块一 Design Xplorer中同步优化参数,改进产品设计。软件系统的主框架如图1.2所示。ANSYS WorkbenchDesignModelerE Design Simulation Design Xplorer图1.2AWE系统框架图除了上述的主要流程模块之外,AWE还包括以下辅助模块:Engineering Data,用于设定材料和载荷加载信息;FE Modeler,用于输入来自 NASTRAN, ABAQUS,或 Design Simulation所建立的网格模型,作为 ANSYS有限元分析的输人,它也能将网格模型反演生成几何模型;ANSYS AUTODYN,爆炸、冲击等结构显式动力学分析模块。ANSYS Workbench设计、仿真与优化1.2.2文件格式AWE中涉及的主要文件的类型及格式如表1.1所示表1.1AWE中文件格式说明文件名类型说明obname, wbdbWorkbench项目数据库文件,用于管理项目中的不同类型模块文件bname agdbDesign Modeler数据库文件,用于存储几何模型信息jobname cmdbCFX- Mesh数据库文件,用于存储流体网格信息jobname dsdbDesign Simulation数据库文件,存储结构、热和电磁仿真中的所有模型信息obname, edbEngineering Data数据库文件jobname fedbFE Modeler数据库文件,用于存储从 NASTRAN或 DesignSimulation输入的网格信息jobname adANSYS AUTODYN数据库文件,用于存储显式分析软件 AUTODYN必需的信息jobname ddbDesignXplorer数据库文件,用于存储优化方程中设计参数和目标参数的关联信息13安装和起动配置1.3.1 ANSYS Workbench11.0安装安装 ANSYS Workbench1.0前需要将 Windows2000打SP2补丁( Windows XP打SP1补丁),并安装IE6.0以上。另外,系统的日期和时间,要是当前的日期和时间。具体的安装步骤如下。(1)放入安装光盘,在弹出的“ ANSYS DVD Launcher”窗口中,选择“Next”,进入下一级安装窗口,如图1.3所示。ANSYS Products 11.0for Windows 32-bitOperating SystemsANSYS图1.3 ANSYS DVD Launcher窗口1第1章 ANSYS Workbench基础(2)在弹出窗口(如图1.4)中,选择安装的产品“ ANSYS Products”,并在接下来的安装语言窗口,选择“ English”,进入下一级安装界面。ANSYS ProductsInstall ProductsANSYS AA图1.4 ANSYS DVD Launcher窗口2(3)在图1.5所示的弹出窗口中,选择“ L AGREE”后,单击“Next”,进人到下一级安装界面ANSYS需oLGRIEsiDoN et图1.5 InstallShield wizard窗口1(4)根据您的需求选择安装的路径(如图1.6),单击“Next”后进入到“ Select Installation Components"。(5)在图1.7所示的窗口中选择完毕后一直单击“Ncxt”,安装程序开始安装ANsYs11.0。(6)在图1.8所示的窗口中单击“ Finish”,完成软件安装。(7)回到步骤(2)中的“ ANSYS DVD Launcher”窗口,单击“ License Management”,出现下一提示画面(如图1.9),问是否是 license server machine,选择“是(Y)(8)出现下一提示画面(如图1.10),问是否有 license文件,选择“否(N)(9)出现下一提示画面(如图1.11),问是否继续安装,选择“是(Y)ANSYS Workbench设计、仿真与优化图1.6 Installshield wizard窗口2ANSYSwr图1.7 InstallShield Wizard窗口3ANSYS图1.8 InstallShield Wizard窗口4
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Vivado约束指导手册
Vivado约束指导手册输入端口到输出端口路径在从输入端口直接到输出端口的路径上,数据:不需要在器件内部锁存(atch),直接从输入端口到输出端口。他们通常被称为ln-to-out数据路径端口时钟可以是虚拟时钟也可以是设计时钟路径举例图3-1描述了上面所有的路径,在此例图中,设计时钟CLKo可被用作端口时钟,这样既可以约束D|N延时也可以约束DOUT延时FPGA DEVICEBoardDeviceInternal Delay REGAData Path DelayREGB Internal DelayBoardDINi DOUT Device○A4InpOutputDelayBUFGPort ClockCLKOPort clockIn-2-out Data PathFigure 3-1: Path Example时钟路径部分每一个时钟路径由三个部分组成:源时钟路径数据路径目标时钟路径源时钟路径源时钟路径是由源时钟从它的源点(典型的是输入端口)到发送时序单元的时钟引脚之间的路径。对于从输入端口起始的时序路径来说,就不存在源时钟路径数据路径对内部电路,数据路径是发送时序单元和捕捉时序单元之间的路径发送时序单元的有效时钟管脚称为路径起始点捕捉时序单元的数据输入管脚称为路径结束点对于输入端口路径,数据路径起始于输入端口。输入端口是路径的起始点对于输出端口路径,数据路径结朿语输岀端口。输岀端口是路径的结束点。目标时钟路径目标时钟路径是由目标时钟从其源点(典型的是输入端口)到捕捉时序单元的时钟管脚之间的路径。对于结束于输出端口的时序路径,就没有目标时钟路径图3-2显示了3段典型的时序路径REGAData PathREGBEndpointSource Clock PathStartpointDestination Clock PathFigure 3-2: Typical Timing PathSetup和Hold分析vⅳ ado ide分析时序并且在时序路径终点时候报告时序裕量。时序裕量是指在时序路径终点数据要求时间和抵达时间的差异。如果裕量为正,从时序的角度考虑此路径是有效的。Setup检查为了计算数据所需的 setup时间,时序引擎:1.决定源时钟和目的时钟之间的普通周期。如果没有被发现,为分析考虑多达1000个时钟周期。2.检查覆盖普通周期上的起始点和终点所有上升和下降沿。3.在任何两个有效 active沿之间的最小正差值dela。这个deta被称为 setup分析的时序路径要求Setup路径要求示例假象2个寄存器之间的一条路径,这些寄存器由其相应时钟上升沿触发。这条路径有效的时钟沿只有上升沿。时钟定义如下:.clko周期6nsck1周期4nsCommon periodclko launch edgesSetup(1)Setup(2)clk1 capture edgesOns 2ns 4nss 8n5 10ns 12nsFigure 3-3: Setup Path Requirement Example图33显示有2个单独的源和目的时钟沿有资格受到 setup分析: setup(1和 setup(2):源时钟发送沿时间:0ns+1*T(ck0)=6ns目的时钟抓取沿时间:0ns+2*(ck1)=8nsSetup Path Requirement=抓取沿时间-发送沿时间=2ns在计算路径要求时候,需要考虑2个重要的点:1.时钟沿是理想的,那就是说,时钟树插入延迟不在考虑之内2.默认时钟在0时间点是 phase-aligned,除非他们的波形定义引进了 phase-shit。异步时钟相位关系未知。时序引擎在分析其间路径时候会考虑默认值。关于异步时钟的更多内容看下部分Setup分析数据要求时间Setup分析数据要求时间是指为了让目的单元能安全的采样数据,数据必须在这个时间点之前稳定。这个值基于:目的时钟采样沿时间.目地时钟延时源时钟和目的时钟的不确定性目的单元 setup时间Setup分析的数据抵达时间Setup分析的数据抵达时间,是指由源时钟发送的数据在路径终点的稳定时候所需要的时间。它的值基于:源时钟发送沿时间源时钟延时数据路径延时数据路径延时包括所有从起点到终点的单元(cel)和线(ne延时。在时序报告中, Vivado将 setup时序考虑为数据路径的一部分。相应的,数据到达和要求时间的公式为:Data Required Time (setup)= destination clock capture edge time+destination clock path delayclock uncertaintyData Arrival Time(setup)= source clock launch edge timesource clock path delay+ datapath delaysetup timeSetup裕量是指要求时间和实际抵达时间的差值:Slack (setup)= Data Required Time -Data Arrival Time在输入数据引脚寄存器上 Setup裕量为负值,说明寄存器有可能锁存到未知的值跳转到错误状态Hod检查Hod裕量的计算与 setup裕量计算直接相关。当 setup分析证明了在最悲观的情况下数据可以被安全捕捉,hold分析确保了:同样的数据不可能被前面目地时钟沿错误的抓取下一个源时钟沿发送的数据不能被用来分析 setup的目的数据沿抓取因此,为了找到hold分析的时序路径,时序引擎考虑了所有为 setup分析的源和目的时钟沿结合的可能。对每一种可能的组合,时序引擎:检查发送沿和减去一个目的时钟周期的抓取沿之间的差值.检查了加上一个源时钟周期的发送沿和抓取沿之间的差值.只保留时间差值最大的发送沿和抓取沿hold路径要求示例采用page33中 setup路径要求示例中的时钟。对于 setup分析那仅有2个可能的时钟沿组合:Setup Path Requirement (S1)=1*T(clk1)-0*T(clk0)= 4nsSetup Path Requirement (S2)=2*T(clk1)-1*T(clk0)=2ns那么相应的hod要求如下:For setup s1:Hold path Requirement (Hla)-(1*T(clk1)-1*T(clk1))-0*T(clko)=onsHold Path Requirement (Hlb)=1*T(clkl)-(0*T(clk0)+I*T(clko))=-2nsFor setup $2:Hold Path Requirement (H2a)=(2*T(clk1)-1*T(clk1))-1*T(clko)2nsHold path Requirement(H2b)=2*T(clk1)-(1*T(clk0)+1*T(clk0))=-4ns从上面可以看出最大的要求时间是Ons,这正好与源时钟和目的时钟第一次上升沿相吻合。Hold路径要求示例,page36显示了 setup检查沿和他们相关的hold检查。cIko launch edgesHla S1 H1b/H2a522bclk1 capture edgesOns 2ns 4ns 6ns 8ns 10ns 12nsFigure 3-4: Hold Path Requirement Example此例中,最终的hod要求时间不是来源于最紧的 setup要求。这是因为所有可能的 setup沿都会被考虑在内,是为了找到最又挑战性的hod要求。正如在 setup分析中,数据要求时间和数据抵达时间是基于以下条件计算的:源时钟发送沿时间.目的时钟抓取沿时间源和目的时钟延时时钟不确定性数据延时.目的寄存器hod时间Data Required Time (hold)= destination clock capture edge timedestination clock path delayclock uncertaintyData Arrival Time (hold)= source clock launch edge timesource clock path delaydatapath delayhold timeHod裕量是要求时间和抵达时间的差值Slack (hold)= Data Arrival Time Data Required Time正的时序裕量意味着即使在最悲观的情况下数据也不会被错误的时钟沿抓取。而负的hold裕量说明抓取的数据错误,而且寄存器可能进入不稳定状态。矫正( recovery和移除( removal分析矫正和移除时序检查与 setup和hold检查相似,区别就是它们应用于异步数据管脚例如set或者clear o对于异步复位的寄存器.矫正时间是异步 reset信号为了锁定新数据已经切换到它的无效状态之后,到下一个有效时钟沿之间的最小时间。移除时间是在异步复位信号安全切换到其无效状态之前,到第一个有效时钟沿之后的最小时间。下面的等式描述了这两种分析的sack是如何计算的Recovery check下面的等式描述了下面如何计算:Data Required Time (recovery ) =destination clock edge start time+ destination clock path delayclock uncertaintyData Arrival Time (recovery )= source clock edge start timesource clock path delaydatapath delayrecovery timeSlack (recovery)= Data Required Time Data Arrival TimeRemoval checkData Required Time (removal)= destination clock edge start timedestination clock path delayclock uncertaintyData Arrival Time (removal)= source clock edge start timesource clock path delay+ datapath delayremoval timeSlack (removal)= Data Arrival Time -Data Required Time正如 setup和hold检査,一个负的 recovery裕量和 remova裕量说明寄存器可能进入亚稳态,并且将未知的电子层带入设计中。定义时钟时钟数字设计中,时钟提供了从寄存器到寄存器之间可靠的传输数据的时间参考。 Vivado ide时序引擎用时钟特征来:计算时钟路径要求以裕量计算的方式报告设计时序裕量更多信息,参考时序分析这章为了得到最精确的最大的时序路径覆盖,时钟必须合理的定义。可以用下面的特征定义时钟:源时钟是指定义在时钟驱动引脚或者时钟树跟端口的时钟时钟沿可以由周期和波形特性的组合描述周期是ns级的,与描述的波形的时间周期相匹配.时钟波形是在时钟周期里,在数ns内时钟上升沿和下降沿绝对时间的列表列表必须包含偶数个值。第一个值一般与第一个上升沿吻合,除非另外指定,默认的时钟占空比是50%相位是ns。如图4-1所示,ck0周期10ns,占空比50%,相位0ns。Ck1周期8ns,占空比75%,相位2ns。CIkO: period 10, waveform =10 5]CIk1: period =8, waveform=2850%50%ClaOns5ns10ns15ns25%75%clkbOns 2ns8ns 10ns16nsFigure 4-1: Clock Waveforms Example传播【 propagated clock)时钟周期和波形特征体现了时钟的理想特征。当时钟进入FPGA器件并且经过时钟树传播时候,时钟沿会有延时而且会随着噪声和硬件特性而改变。这些特点被称为时钟网络延时( latency)和时钟不确定{ uncertainty)时钟不确定性包含下面内容:clock jitterphase error任何额外指定的不确定Vivado会默认的将时钟作为传播时钟,这意味着,这是非理想的时钟。这么做是为了提供包含时钟树插入延时和不确定性的裕量的值。特定硬件资源
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