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verilog数字式秒表

于 2022-01-22 发布 文件大小:3.83 MB
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代码说明:

数字秒表的设计思路是通过一个计数电路,首先对一个时钟进行不同的分频,然后将分频出的时钟分别送给相的的模块,毫秒计数器,秒计数器,分计数器,时计数器,然后经过译码电路送给数码管,显示出相应数字。具体操作则是通过外部的开关防颤动电路来设计控制器,从而达到对计时模块的控制,完成“计数”、“停止”和“复位”的动作。

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  • SPI_test
    用FPGA于32进行SPI单向通信,FPGA向32放松发送数据(One-way SPI communication is carried out in 32 with FPGA, and data is sent to 32 with ease by FPGA.)
    2020-06-18 10:40:02下载
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  • std_ovl_v2p7_Feb2013
    目前最新的OVL库,里面是标准的ASSERTION模块,支持VHDL刚Verilog,最近在做AXI协议验证的时候用到,分享下(The latest OVL(open verification library),including all standard module of assertions(VHDL and Verilog). It can be used into AXI Protocl Verification. Just share with you guys.)
    2021-04-28 21:38:43下载
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    2019-03-20 19:25:23下载
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    该程序用来实现电话计时以算取费用,比较简单(telephone cost metering verilog code)
    2013-11-03 19:45:00下载
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    CPLD imlementation of I2C BUS Controller. The description has been made by VHDL
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  • VerilogHDL
    基于verilog convolutional coding 的卷积编码(verilog convolutional coding )
    2012-05-09 22:56:42下载
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    说明:  文件用于驱动TFT屏,分辨率800*400,平台为quartus13,芯片为cycloneIV(The file is used to drive the TFT screen with a resolution of 800*400. The platform is quartus 13 and the chip is cyclone IV.)
    2019-04-12 09:22:29下载
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    该部分实现了百兆MAC的数据的收发功能,可直接连接MII接口的PHY芯片,进行通信,设计是基于国半的DP83849双口PHY进行开发,并进行过大量实例测试;应用中有问题可随时联系
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