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eth_send
清华大学sdr项目，网口代码。Verilog编写。很实用。希望大家喜欢。(Tsinghua University sdr project, network interface code. Verilog preparation. Very practical. Hope you like it.)
- 2010-09-26 14:43:28下载
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liyuanlnx_IP_RAM
FPGA——IP_RAM实验：
创建IPRAM核，单端口，10位地址线（256字节），8位数据线（每字节8byte），读写使能
input [9:0] address;
input clock;
input [7:0] data;
input wren; //置1则写入
output [7:0] q;
LNXmode：控制LEDC显示
1：mode1，从k1~k3输入data的低4位，ledb计时，从0~f，计时跳变沿读取k1~k3的值，存入RAM
8个数之后，从RAM输出数据，用leda显示，同样每秒变化一次(The experiment of FPGA-IP_RAM:
Create IPRAM core, single port, 10 bit address line (256 bytes), 8 bit data line (8 byte per byte), read and write enablement)
- 2020-06-22 04:20:02下载
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一个UART协议验证
一个 ；通用异步接收器/发送器UART，简称 ； ；/ˈ居ːɑːRT /，是 ；计算机硬件 ；设备之间的数据并行转换 ； ；和 ；serialfo
- 2022-04-10 03:32:48下载
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55593402DDS_vhdl
DDS分频实现，全部代码的完整过程，包括截图等(DDS divider to achieve the complete process of all the code)
- 2013-05-15 16:49:55下载
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DDR2芯片控制模块verilog
ddr2存储器控制模块，大家可以拿去借鉴，其中对DDR2内部时钟刷新本人花了很久的时间。内部时钟频率请各位已经自己芯片情况而定。本人也是新手，代码中有不少地方也许欠妥，大家共同学习，谢谢。
- 2022-02-13 11:55:09下载
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8051Core的源代码，Verilog编写，包括ALU、存储器、SP、dptr等诸多模块，十分完整。
8051Core的源代码，Verilog编写，包括ALU、存储器、SP、dptr等诸多模块，十分完整，已在Quartus上编译通过，确认无误。
- 2023-08-08 08:00:03下载
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APB 2.0 Master
- 2022-03-12 21:40:55下载
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XAPP200_ddr_sdram_64b
Xapp 200 64 bit DDR SDRAM design files for Xilinx Vertix
- 2011-01-19 09:45:06下载
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sram_060803
SRAM的读写代码，对SRAM进行了乒乓操作，用VHDL语言进行设计，很有参考价值，甚至可以直接复制代码来进行自己的设计(SRAM read and write code, ping-pong operation carried out on the SRAM, using VHDL language design, of great reference value, or even directly copy the code to carry out their own designs)
- 2020-12-04 10:39:24下载
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PWM
自己编写的verilog语言 PWM实现的一种方法希望有用(verilog PWM)
- 2015-04-05 18:23:37下载
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