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Xilinx FPGA RAM块可通过JTAG

于 2022-01-25 发布文件大小:102.20 kB

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代码说明：

Xilinx FPGA block RAM reconfig via JTAG

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Divider-vhdl
This is a divider, which is depicted as well. It is a programming language Vhdl.

2013-09-29 18:28:11下载

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shuzizhongsheji
有用的数字钟设计文档，有秒表、闹钟等模块，希望对大家有用！(JUST LEARN FROM IT!!ENJOY!)

2013-07-18 11:02:24下载

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reed_solom
REEDSOLOMON source code

2010-04-30 17:44:52下载

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基于vhdl的dds设计
基于vhdl的dds任意函数发生器的实现和仿真

2022-12-25 16:15:09下载

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adder
说明：通过四个半加器的互联，来实现四位加法器的电路结构(Through the interconnection of four and a half adder to achieve the four adder circuit)

2011-02-20 15:17:15下载

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cc
说明： CC217编程序，verilog实现，串行输入串行输出(CC 217 program, to achieve Verilog, serial input serial output)

2014-11-29 15:27:30下载

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LZRW1 VHDL语言，有有下
lzrw1算法,VHDL语言，不带TB。模块验证，自己写TB文件

2023-05-21 19:15:03下载

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led
LED灯、跑马灯的显示源程序，包括对代码的说明(Display source code LED lights, marquees, including the code specification)

2013-01-18 18:20:57下载

积分：1
位同步例程源代码,FPGA应用领域，Verilog
位同步例程源代码,FPGA应用领域，Verilog-Bit synchronization routines source code, FPGA applications, Verilog

2022-03-25 15:19:48下载

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ADC0832
AD0832 AD转换程序，功能完全通过测试，备注非常详细，KEILC编程，通用性强(AD0832 AD converter, fully functional test, notes, very detailed, KEILC programming, versatility)

2011-09-01 17:20:08下载

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