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liyuanlnx_dynamic_led
FPGA数码管显示秒表实验
三种方法实现:
方法一: 对秒计数,得到(秒显示)0~9,
对(秒显示)计数,得到(分秒显示)0~5,
对(分秒显示)计数,得到(分钟显示)0~5,
注意进位时机
方法二: 对秒计数,得到(秒显示)0~9
对秒计数,得到(分秒显示)0~5
对秒计数,得到(分钟显示)0~5
方法三:
只对秒计数,分别取模
%60得到分钟显示 ************************
余数%10得到分秒显示 (据说)取模运算占资源!!!!(也能接受?好像...)
再剩下的余数为秒显示 ************************(Experiment of Digital Tube Display Stopwatch Based on FPGA
Three ways to achieve)
- 2020-06-22 04:40:02下载
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VHDL
软件式的VHDL学习工具,能帮助你更好的掌握VHDL的应用-VHDL-based software, learning tools, can help you better grasp the application of VHDL
- 2022-07-01 16:13:22下载
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my_kmp_matching
说明: KMP算法的Verilog HDL实现,模式串从模块的外部输入,计算next函数,然后进行KMP匹配。有仿真。环境为Quartus II 8.0 Web Edition。(Verilog HDL implementation KMP algorithm, pattern string from the module' s external input, calculate next function, then KMP matching. A simulation. Environment for the Quartus II 8.0 Web Edition.)
- 2011-03-14 09:28:01下载
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自己编写的经过QuartusII验证的Verilog HDL程序,可以实现常见功能...
自己编写的经过QuartusII验证的Verilog HDL程序,可以实现常见功能-After QuartusII their written procedures for verification of the Verilog HDL, can achieve common features
- 2022-01-23 10:27:24下载
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控制ADV212 压缩的源代码 使用xilinx edk开发环境
控制ADV212 压缩的源代码 使用xilinx edk开发环境(adv 212 controller, using xilinx edk)
- 2020-06-27 03:40:01下载
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基于VHDL+FPGA的DDS信号发生设计,已经通过调式
基于VHDL+FPGA的DDS信号发生设计,已经通过调式-Based on VHDL+ FPGA design of the DDS signal has been through mode
- 2022-06-28 11:38:23下载
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lab6-3-8DECODER
数字设计和计算机体系结构:用verilog语言描述3-8译码器的设计与实现(Digital design and computer architecture: use verilog language describe 3-8 decoder design and implementation)
- 2016-10-24 17:20:07下载
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verilog例子,有130多个,值得参考,新手很有帮助
verilog例子,有130多个,值得参考,新手很有帮助-Verilog example, there are more than 130, it is also useful, very helpful to novice
- 2022-10-14 23:55:03下载
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SDR
直接序列扩频通信的Verilog仿真代码,在Quartus II中实现。(Direct sequence spread spectrum communication Verilog simulation code, implemented in Quartus II.)
- 2011-01-16 12:18:18下载
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串口程序 VHDL
串口程序 VHDL-Serial procedures VHDL
- 2023-02-10 04:55:04下载
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