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ALU(算术逻辑单元)

于 2022-01-25 发布 文件大小:18.96 kB
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代码说明:

应用背景它的ALU设计。可以执行7个功能。这是描述在代码。这是一个工作的代码。关键技术关键技术是采用组合技术。它使用行为和门级建模。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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  • sig_detect
    使用信号功率计算,检测信号是否到达。从而控制后续模块,以减小系统功耗。(Signal power calculation, the detection signal to reach. To control follow-up modules to reduce system power consumption.)
    2012-08-08 15:30:13下载
    积分:1
  • amba3-vip-master
    说明:  All AMBA bus protocols - AXI3, AXI4, AXI4-Lite, ACE, AHB
    2021-01-11 10:08:49下载
    积分:1
  • ddr_for_controller_and_phy
    说明:  这是本人曾经参与的一个DDR controller接口项目,主要是FPGA rtl实现,仅供参考。(This is a DDR controller interface project that I once participated in, mainly implemented by FPGA RTL, for reference only.)
    2020-12-21 20:59:08下载
    积分:1
  • AGC
    使用FPGA完成AGC 自动增益的代码,适合初学者(FPGA to complete the use of AGC automatic gain code, suitable for beginners)
    2020-12-28 16:09:01下载
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  • ss
    it is a new describng system for it field
    2018-02-05 22:48:15下载
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  • decoder_38
    这是基于Quartus2 开发环境和verilog hdl语言写的38译码器(This is based development environment and Quartus2 verilog hdl language used to write decoder 38)
    2013-08-04 09:53:07下载
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  • TS 传输流的同步检测模块,该模块可以完成对输入的ts流的同步头检测和跟踪功能
    TS 传输流的同步检测模块,该模块可以完成对输入的ts流的同步头检测和跟踪功能,使用该模块,需要注意的是,工作的时钟频率应该搞于ts流的输入时钟 2 倍以上,这样完成对ts流的低码流到系统时钟频率的转换和同步功能
    2023-03-20 10:45:04下载
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  • ran_num_generator.tar
    vhdl random numbergenerater
    2013-04-10 16:31:28下载
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  • i2C verilong slave&master 代码分析
    I2C verilong code  详细代码分析,根据协议每一步都有分析,进过验证,代码分slave和master部分,代码比较成熟
    2023-09-05 20:50:03下载
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  • iic
    iic 总线 verilog 源代码 标准i2c总线, 有sda scl 时钟,频率自定(IIC bus standard Verilog source code i2c bus, has sda scl clock, the frequency of self-)
    2007-10-24 17:52:33下载
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