登录
首页 » Verilog » ALU(算术逻辑单元)

ALU(算术逻辑单元)

于 2022-01-25 发布 文件大小:18.96 kB
0 77
下载积分: 2 下载次数: 1

代码说明:

应用背景它的ALU设计。可以执行7个功能。这是描述在代码。这是一个工作的代码。关键技术关键技术是采用组合技术。它使用行为和门级建模。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • Altera D01 内 RAM 和显示数据根据地址序列的程序
    这种电路将加载 (写) 的地址内的 RAM 和显示地址的数据序列。 在读期间,我们可以触发一个中断对数据进行排序升序和显示 5 次,并返回 回读状态。
    2022-03-24 10:16:01下载
    积分:1
  • 通用 VGA 时序控制器
    这是一个普通的 VGA 时序控制器代码直接生成 HSync、 垂直同步和 HCount,VCount 信号。
    2022-07-18 22:49:24下载
    积分:1
  • shuzishizhong
    数字时钟,包括流程图以及编码和完整的实验报告,内容详细丰富。(Digital clock, including flowcharts, and coding and a full lab report, detailed and rich.)
    2011-12-20 19:53:07下载
    积分:1
  • Verilogmanual
    VERILOG语言速查手册,与VHDL齐名的另外一硬件描述语言(verilog language manuals, and the other enjoying VHDL hardware description language 1)
    2007-03-01 13:29:04下载
    积分:1
  • 自适应fir滤波器verilog代码及仿真波形
    自适应滤波器是指利用前一时刻的结果,自动调节当前时刻的滤波器参数,以适应信号和噪声未知或随机变化的特性,得到有效的输出,本设计在MATLAB仿真的基础上,使用verilog实现,附带仿真波形图,实用性强
    2022-02-14 20:00:24下载
    积分:1
  • SD卡控制器verilog
    说明:  sd卡读写,仿真模型,testbanch测试文件(sdcard read write and sdcard model)
    2021-04-21 16:28:49下载
    积分:1
  • jk
    说明:  基于quartus2的jk触发器设计,内含源码和仿真图(Jk flip-flop design based on the quartus2, containing source code and simulation diagram)
    2011-11-24 10:47:56下载
    积分:1
  • Verilog串口UART程序
    网上关于RS-232的异步收发介绍得很多,最近没事学着摸索用ModelSim来做时序仿真,就结合网上的参考资料和自己的琢磨,做了这个东西。
    2022-01-26 07:33:30下载
    积分:1
  • AXI-full
    axi协议中的full子协议,可用于直接访问zynq器件的ddr器件。(The full sub protocol in the Axi protocol can be used to direct access to the DDR device of the zynq device.)
    2018-03-15 10:40:55下载
    积分:1
  • 85375524AGC
    Matlab agc ʵ
    2010-04-22 21:54:28下载
    积分:1
  • 696518资源总数
  • 105562会员总数
  • 1今日下载