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fifo
高速FIFO，verilog设计。速度高达130Mhz(High-speed FIFO, verilog design. Speed up to 130MHz)
- 2007-08-22 10:48:45下载
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1920*1080的VGA驱动模块设计
作为一种古老的接口，支持的分辨率远高于HDMI和DVI，1920分辨率根本不在话下，本设计在QUARTUS下设计，编译，加载运行通过效果良好。
- 2023-02-28 11:15:04下载
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21452547
加减可控制的十到十六进制计数器。完全准确，可以放心使用的(Add and subtract controllable ten to hexadecimal counter. Entirely accurate, can be at ease of use)
- 2016-01-11 12:46:04下载
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RX_RS_DEC
OFDM系统新型RS编解码的verilogHDL设计，经测试误码率性能提高(OFDM system verilogHDL new RS codec design, improved bit error rate performance tested)
- 2020-12-31 10:59:00下载
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verilogUART
verilog实现的串口实现代码，可以直接复制使用(verilog achieve serial implementation code can be copied directly use)
- 2013-03-19 21:09:23下载
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ces_svtb_2011.12
synopse sv培训lab，是学习systemverilog非常好的资料，放心下载。(synopsis sv training lab)
- 2021-04-19 11:18:51下载
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DE2_Default
基于DE2开发板的VGA显示模块，仅供大家参考(DE2 development board based on the VGA display module, for your reference)
- 2008-07-21 16:12:32下载
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Taxi-automatic-billing
出租车自动计费系统的verilog程序代码(Taxi automated billing system verilog code)
- 2009-10-08 10:07:15下载
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不使用乘法器的乘法运算
无需使用任何乘法器乘法运算。乘法是通过使用移位操作，并找出一些乘法创新的想法，无需使用乘数。
- 2022-11-10 12:45:03下载
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password
verilog代码实现的数字密码锁。通过4个并行的10位移位寄存器，分别记录在时钟上升沿时A,B,C,D的输入情况，比如某上升沿输入A，相应时刻A对应的移位寄存器输入1，其他三个移位寄存器输入都为0.另外4个并行的10位寄存器记录密码。这样，密码锁不仅可以识别字符数量，还可以判断出字符的输入次序。(verilog code of digital lock. By four parallel 10-bit shift register, respectively, recorded in the clock rising edge A, B, C, D of inputs, such as a rising edge of input A, the corresponding moments A 1 corresponding to the input shift register, the other three shift bit register inputs are 0. another four parallel 10-bit registers record the password. This lock can not only identify the number of characters, you can also determine the character of the input sequence.)
- 2011-10-18 21:45:45下载
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