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CODE_VHDL_COUNTING 电路时钟运动显示期间 LED 7 (MẠCH ĐẾM ĐỒNG HỒ THỂ 邵族 HIỂN THỊ 领导 7 ĐOẠN)

于 2022-01-25 发布 文件大小:527.59 kB
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CODE_VHDL_COUNTING 电路时钟运动显示期间 LED 7 (MẠCH ĐẾM ĐỒNG HỒ THỂ 邵族 HIỂN THỊ 领导 7 ĐOẠN)

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  • sdh_pointer_deal
    文件描述的是SDH 指针处理和系统同步代码 veriolg(SDH pointer processing and system synchronization code veriolg of file Description)
    2012-09-07 16:17:40下载
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    多倍(次)分频器 请注意: 本例的各个源描述的编译顺序应该是: 52_divider.vhd 52_divider_stim.vhd-Times (times) divider Please note: This case is described in various sources to compile the order should be: 52_divider.vhd 52_divider_stim.vhd
    2023-05-29 11:35:04下载
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  • rtl_wangjiangxing
    ecc椭圆算法RTL,verilog源代码经过验证,用于FPGA或者ASIC(ECC elliptic curve encryption algorithm for Verilog implementation)
    2015-01-29 18:43:47下载
    积分:1
  • picorv32-master
    说明:  PicoRV32 is a CPU core that implements the RISC-V RV32IMC Instruction Set. It can be configured as RV32E, RV32I, RV32IC, RV32IM, or RV32IMC core, and optionally contains a built-in interrupt controller. Tools (gcc, binutils, etc..) can be obtained via the RISC-V Website. The examples bundled with PicoRV32 expect various RV32 toolchains to be installed in /opt/riscv32i[m][c]. See the build instructions below for details.
    2020-06-24 21:40:01下载
    积分:1
  • 利用FPGA实现的脉宽测试技术,基于VHDL,测试误差为时钟周期
    利用FPGA实现的脉宽测试技术,基于VHDL,测试误差为时钟周期-Use of FPGA technology to achieve the pulse-width test, based on VHDL, test error of clock cycles
    2022-06-26 11:28:29下载
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  • 使用vriloge硬件描述语言设计数字频率计,其对于高频测量精确,可测范围0―99999999HZ,在MAX+PLUSII中运行通过并在实验箱上运行通过达到要求...
    使用vriloge硬件描述语言设计数字频率计,其对于高频测量精确,可测范围0―99999999HZ,在MAX+PLUSII中运行通过并在实验箱上运行通过达到要求-The use of hardware description language design vriloge digital frequency meter, and its high-frequency measurement for accurate, range 0-99999999HZ, in MAX+ PLUSII run me through and run the experiment to meet the requirement through
    2022-01-25 18:01:01下载
    积分:1
  • 代码基于VHDL语言的个文化代码有用的但是可能有错误下在是倾销心...
    代码基于VHDL语言的个文化代码有用的但是可能有错误下在是倾销心-VHDL code based on the cultural code useful but may be under the wrong heart is dumping
    2022-04-13 03:11:13下载
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  • CPUver2
    这是一个有关单周期CPU设计的一个参考,里面顶层模块已经写好,而其他模块的内容则是以注释的形式存在,如果要跑这个代码的话,把include的那些代码注释掉然后再将各个模块被注释的代码取消注释即可。( 翻译关闭即时翻译 英语 中文 德语 检测语言 中文(简体) 英语 日语 这是一个有关单周期CPU设计的一个参考,里面顶层模块已经写好,而其他模块的内容则是以注释的形式存在,如果要跑这个代码的话,把include的那些代码注释掉然后再将各个模块被注释的代码取消注释即可。 This is a reference about a single cycle CPU design, top-level module which has been written, and the contents of the other modules exist in the form of comments, if run this code, those codes include the commented out and then each module is uncommented to commented code.)
    2016-05-15 15:59:07下载
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  • 适用于FPGA初学者,一个流水灯的程序,用VERILOG语言写的.
    适用于FPGA初学者,一个流水灯的程序,用VERILOG语言写的.-Applicable to FPGA beginners, a procedure for light water, using the Verilog language.
    2022-04-09 16:22:19下载
    积分:1
  • 256 点的 IFFT 执行的设计与实现
    执行 256 点, 基数 4 IFFT 算法,提出了一种高速和 16 位复杂 IFFT。通过 使用固定的几何寻址模式,管道设计和块浮点 结构,数据具有更高的精度和动态范围。建议 本文分析了逻辑大小、 面积、 功耗的体系结构 使用 Xilinx 8.2。
    2022-03-04 17:43:30下载
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