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textiowrite
quartus ii 环境下,一个完整的利用TEXTIO仿真的源代码,包括读数据文件和输出数据到文件。(Under quartus ii environment, a complete simulation using TEXTIO source code, including reading data files and output data to a file.)
- 2014-02-03 23:56:30下载
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LM
说明: 用于生成adams或recurdyn所需的路面不平度,用于悬架或其他的仿真(Adams or recurdyn used to generate the required road roughness for suspension or other simulation)
- 2013-10-15 17:38:48下载
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ad706_verilog
AD706在Sparten6使用的FPGA代码,测试通过(AD706 FPGA Code In Sparten6)
- 2017-02-06 10:39:29下载
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UART_RX_
说明: fpga串口的发送程序基于verilog语言拿走不用谢。(The sending program of FPGA serial port is based on Verilog language.)
- 2020-06-18 04:00:01下载
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可编程 GPIO 外围 APB 奴隶界面
可编程的一般目的编程 I/O (GPIO) 外围设备。此组件是一个 AMBA 2.0 兼容先进的外设总线 (APB) 奴隶装置。DW_apb_gpio 块: ■ APB 接口或从 APB 桥的主要接口,下列功能团体■ 外部数据接口或从 I/O 垫■ 辅助硬件数据接口给或来自辅助数据接收器或源■ 中断接口或从中断控制器
- 2022-04-25 16:45:53下载
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verilog等精度测量源码(附带SPI单工通信模块)
应用背景
使用verilog依靠等精度测量原理设计数字频率计,测量数据输出为64位,使用单片机进行简单的解码和显示,就能得到被测信号的频率,门控信号持续时间,也就是采样时间越长,fpga使用的晶振越准,越高速,测出来的效果越好,测量时间一定要高于被测信号的周期,这个只是取决于单片机对门控信号的控制。
等精度测量的最上层文件是dengjingduceliang.v
等精度测量的模块是DJDCL.v
spi通信模块是SPI_8BYTE
使用的方法是,三个文件放在一起,上层文件和fpga的io配置好,什么输入什么输出,然后把DJDCL.v的input和标准时钟,我的是50M,还有被测信号接在一起,会输出一个64位的数据,前32位为标准时钟计时,后32位为被测信号计时,传给mcu简单计算一下就有了被测信号的频率关键技术
1.1 测频方法
这种方法即已知时基信号(频率或周期确定)做门控信号,T为已知量,然后在门控信号有效的时间段内进行输入脉冲的计数,原理图如下图所示:
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- 2022-01-26 06:18:40下载
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rscode
RS编码器在fpga上的实现,用的modelsim开发环境(RS encoder in the realization of the fpga, development environment used in modelsim)
- 2009-06-11 21:45:49下载
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fir
vhdl code for fir filter
- 2011-02-18 11:51:26下载
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BT656_RGB
说明: 将BT656数据流转换成RGB图像格式的数据(Converting BT656 data stream into RGB image format)
- 2021-03-22 09:29:17下载
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数字信号处理的FPGA实现-第三版-verilog源程序
数字信号处理的FPGA实现, 包括了FPGA基础知识,浮点运算,信号处理的FIR FFT等,附录包含源代码(Digital signal processing FPGA implementation, including the basic knowledge of FPGA, floating point operations, signal processing FIR, FFT, etc., the appendix contains the source code)
- 2017-08-06 17:38:33下载
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