登录
首页 » Verilog » 对EEPROM进行读写的verilog程序

对EEPROM进行读写的verilog程序

于 2022-01-26 发布 文件大小:19.22 kB
0 188
下载积分: 2 下载次数: 2

代码说明:

I2C 作为一种非常通用的总线,其应用范围非常广泛,我们这里用FPGA 来做master 这种应用也非常少见,但是,我们这里要强调的是我们是通过它来学习一种接口的描述方法。 1.I2C_CTL.v 为顶层文件: 分别例化,I2C_WRITE  和 I2C_READ 两个模块。 其中因为 SDA 信号是双向信号,我们在子模块中没有定义inout 而是在顶层模块中才对此信号作三态处理。 2. 例程的功能是:产生 16 个数据(如上图起如数据是77,然后,78,79。。。。)一共16位数据一次性写入到EEPROM中。写完成后,延时100ms后启动读功能,读完16个数据后,通过串口以115200的波特率发出去。串口超级终端设置如下:baud:115200,;Hex显示,8bits数据位,1位停止位。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • wbm
    用walsh算法实现的符号数乘法器,asic流片时,可以不用公司的付费乘法器的ip core.(algorithm using the symbols multiplier, HDL-piece quantities. it is not necessary for the company's paid Multiplier ip core.)
    2006-07-12 14:49:35下载
    积分:1
  • BoneMicoren
    Bone microphnoe simulator. this is a trial to de-noise the bone microphone signals. This also utilizes om-lsa algorithm
    2012-12-12 04:47:28下载
    积分:1
  • RS_5_3_CODEC
    完成RS(5,3)编码程序,运用Verilog语言。(Complete the RS (5,3) coding process, the use of Verilog language.)
    2010-05-25 21:21:34下载
    积分:1
  • Lab15_sw2reg
    开关数据加载到寄存器并显示的设计与实现.3. 设计一个可以把4个开关的内容存储到一个4位寄存器的电路,并在最右边的7段显示管上显示这个寄存器中的十六进制数字。我们使用到去抖动模块clock_pulse, 用btn[0]作为输入;8位寄存器模块,用btn[1]作为加载信号;7段显示管上的显示模块x7segbc;分频模块clkdiv,用以产生模块clock_pulse和x7segbc的clk190时钟信号。(Design of switching data is loaded into the register and display the.3. design and implementation of a 4 switch content storage circuit to a 4 bit register, and in the 7 section of the most on the right shows the register in the sixteen decimal digital display tube. We used to go to the jitter module clock_pulse, with btn[0] as the input 8 bit register module, as the loading signal by btn[1] 7 segment display module on the x7segbc pipe frequency module clkdiv, clk190 clock signal for generating module clock_pulse and x7segbc.)
    2014-03-30 09:50:48下载
    积分:1
  • DDS
    可以产生正弦波,三角波、锯齿波、方波,要求频率1Hz-100kHz,步进1Hz,具有自动扫频功能; 正弦波的相位可调,方波的占空比可调; (Can generate sine wave, triangle wave, sawtooth wave and square wave, the required frequency of 1 hz- 100 KHZ, step 1 hz, with functions of automatic frequency sweep The phase adjustable sine wave, square wave duty ratio is adjustable )
    2021-05-07 02:58:36下载
    积分:1
  • 进行选择加法器
    选择进位加法器是用最快的加法器中的一个。这里是进行选择加法器,添加了两个 8 位数字和一个扛在得到 9 位总和的代码。
    2022-03-04 23:46:56下载
    积分:1
  • guardar 纪念馆 en 显示德 7 segmentos con 宝通德重置语言
    电路在语言中建模与入席,保存和显示数据与一个重置按钮 7 分割。
    2023-05-29 17:30:03下载
    积分:1
  • Tym605V2Demo
    FPGA(赛灵思)试验箱 实验程序 有Audio,Buzzer,key,ledarray,ledseg.......(FPGA(赛灵思)试验箱 实验程序Audio,Buzzer,key,ledarray,ledseg)
    2012-02-11 21:09:19下载
    积分:1
  • VLSI DSP 练习
    在体系结构中目前为加法器和乘法器在 verilog 和节奏 45nm---报表表与代码 (verilog)---引用 vlsidsp 的 parhi 进行了模拟 这完成由自己 charantej — — 9524435535
    2022-08-14 18:35:15下载
    积分:1
  • esvl
    MATLAB Filter Design HDL Coder Simunlink HDL Coder Xilinx ISE Webpack
    2011-06-15 19:56:11下载
    积分:1
  • 696516资源总数
  • 106442会员总数
  • 11今日下载