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EDA设计数字频率计

于 2022-10-14 发布文件大小:803.65 kB

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代码说明：

这是用verilog语言编写的可变量程数字频率计程序，可选择不同量程，下载到FPGA后现象正确。This is the Verilog language with a variable range digital frequency program, can choose a different range, download to the FPGA after the correct phenomenon。

下载说明：请别用迅雷下载，失败请重下，重下不扣分！

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decoder_38
这是基于Quartus2 开发环境和verilog hdl语言写的38译码器(This is based development environment and Quartus2 verilog hdl language used to write decoder 38)

2013-08-04 09:53:07下载

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DS1302
基于DS1302芯片的VERILOG 语言数字钟。可实现年月日时分秒显示。(DS1302 chip-based language VERILOG digital clock. Date can be achieved when every minute display.)

2014-06-26 15:53:06下载

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23565785scan_led
Quartus环境下的7段扫描显示电路的源程序(Quartus environment of the seven scanning display circuit of the source)

2006-12-11 17:11:41下载

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DE2_115_TV
这个代码主要实现了基于VHDL的关于TV方面的功能。(This code is the main achievement of the VHDL about aspects of the function based on TV.)

2013-03-06 21:49:22下载

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verilogUART
verilog实现的串口实现代码，可以直接复制使用(verilog achieve serial implementation code can be copied directly use)

2013-03-19 21:09:23下载

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systolic
脉动乘法器：一个GF(2m)域上的Digit-Serial 脉动结构（Systolic）的乘法器(Pulse Multiplier: a GF (2m) domain on the Digit-Serial pulsation structure (Systolic) the multiplier)

2020-11-13 10:39:43下载

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tcp_ip_core_w_dhcp_latest.tar
以太网协议 TCP/IP/DHCP协议verilog实现(Ethernet IP/TCP/DHCP verilog source code)

2018-08-23 14:35:01下载

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8.4-ADC0809-VHDL-control-program
基于VHDL语言，实现对ADC0809简单控制(Based on VHDL language, to achieve the ADC0809 simple control)

2011-11-29 08:43:07下载

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RS
说明：通过verilog hdl语言实现RS编码器与译码器的设计(Verilog hdl language through the RS encoder and decoder design)

2013-07-18 16:09:22下载

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多功能数字钟
闹钟设计模块引用分、秒、小时模块，并且为了能够对闹钟实现12小时设置，而且表示上下午的灯、设置的闹钟时间与原时钟互不影响，另外对上述三个模块进行了复制和修改。包括顶层模块，60进制计数器（6进制和10进制），24进制计数器（12进制），分频器 1.基本功能 ——能显示小时、分钟、秒 ——能调整小时分钟时间 2.提高要求 ——设置任意闹钟 ——12小时和24小时任意切换 ——整点报时

2022-07-08 15:20:44下载

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