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基 2 fft 使用 verilog 的 32 位

于 2022-01-26 发布 文件大小:561.91 kB
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代码说明:

它提供的源代码 32 点 fft 算法使用 verilog 以及描述了蝶形运算单元使用进位看 aheaada 加法器使用行为的描述上的 32 位和 32 位乘法器的乘数。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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  • TLC2543
    使用Verilog实现的AD采样,很有用的!(Implemented using Verilog AD sampling, very useful!)
    2020-11-18 15:59:39下载
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  • LFM
    该程序使用Verilog语言产生LFM信号(The program uses Verilog language to generate LFM signals.)
    2021-04-19 09:38:51下载
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  • DA_TLC5620
    是基于FPGA的5620的数模转换芯片底层的应用程序,希望有用。(Is a digital-analog converter chip underlying the 5620 FPGA-based applications, and I hope useful.)
    2013-12-15 10:43:21下载
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  • QPSK
    用VHDL语言实现QPSK调制功能和解调功能,(Using VHDL language features QPSK modulation and demodulation functions,)
    2021-04-26 15:28:46下载
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  • ppmencoder
    一个八位的并行输入,串行输出的编码器;带有开头结尾帧。(It is an encode with eight palallel input and a serial output.)
    2020-11-23 01:19:34下载
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    2022-08-25 18:20:49下载
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  • 数字时钟verilog HDL
    应用背景设计要求:      1.有基础的实时数字钟显示功能,即时、分、秒的正常显示模式,并且在此基础上增加上,下午显示。          2.手动校准。按动方式键,将电路置于校时状态,则计时电路可用手动方式校准,每按一下校时键,时计数器加1;按动方式键,将电路置于校分状态,以同样方式手动校分。           3.整点报时,仿中央人民广播电台整点报时信号,从59分50秒起每隔2秒发出一次低音“嘟”信号(信号鸣叫持续时间1S,间隙时间1S)连续5次,到达整点(00分00秒时),发一次高音“哒”信号(信号持续时间1S)。           4.闹时功能,按动方式键,使电路工作于预置状态,此时显示器与时钟脱开,而与预置计数器相连,利用前面手动校时,校分方式进行预置,预置后回到正常模式。当计时计至预置的时间时,扬声器发出闹铃信号,时间为半分钟,闹铃信号可以用开关“止闹”,按下此开关后,闹铃声立刻中止,正常情况下应将此开关释放,否则无闹时作用。      5.秒表功能。按start键开始计秒,按stop键停止计秒并保持显示数不变,直到复位信号加入。关键技术      根据总体设计以及各分模块的需要,将分立模块分为7个部分运用verilog  HDL编程来实现。其分别为数字钟主体部分、手动设置、分频、整点报时、闹钟功能、秒表、控制显示和顶层8个模块。       数字钟主体部分主要由三个计数器组成,包括1个24进制计数器,作为小时计数器,2个60进制计数器分别作为分计数器和秒计数器。一个60进制计数器由一个6进制计数器和一个10进制计数器组成,由于都是比较简单的计数器,所以在用verilog设计时作为一个整体部分进行编程实现。同理小时计数器也作为整体部分来编程实现。
    2022-02-18 14:19:22下载
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  • ag-overview
    agilex fpga description
    2019-05-13 18:21:04下载
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