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bayer_3RGB_interpolation
一个基于FPGA用verilogHDL设计的bayer格式转RGB格式的模块，本人设计(a code used for bayer_3RGB_interpolation ,which based on FPGA by verilogHDL)
- 2011-12-25 21:58:05下载
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Verilog计数器、编码器、加法器
verilog编码器、计数器、加法器的程序(Verilog encoder, counter, adder procedures)
- 2019-01-26 21:50:01下载
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匹配滤波器的verilog实现
运用quatusii工具基于verilog实现匹配滤波器
- 2022-11-22 14:15:03下载
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RS_DesignNote
Reed-solomon decoder, encoder design note
- 2010-08-16 09:16:04下载
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nor_flash_verilog
fpga verilog实现 S29GL256S 系列 并行 nor flash 的读写擦除操作功能。 verilog源代码。(Verilog S29GL256S to achieve FPGA series parallel flash nor read and write erase operation function. Verilog source code)
- 2021-04-15 16:18:54下载
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PCIeData-Link-Layer-Specifications
PCIe数据链路层的协议详解，对做PCIe接口有非常重要的指导价值。(PCIe data link layer protocol detailed, do PCIe interface very important value.)
- 2012-08-31 12:33:15下载
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DE2-115 nios 核网络测试
在DE2-115板上，移植simple socket server，实现PC 上使用Telnet客户端 通过网口控制开发板上的LED灯，亲测可用。
- 2022-03-18 08:48:04下载
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FIFO
fifi asyncronous and syncronus
- 2012-04-30 02:31:24下载
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交通灯 通过测试 有测试文件
交通灯 通过测试 有测试文件，其中timer_test.v为测试文件，可用于modelsim仿真测试用，timer.v为分频模块，可调节分频常数以适应不同的时钟频率，使输出时钟频率达到1Hz。light.v为交通灯控制灯的亮灭信号，digitron.v为交通灯数码管控制倒计时模块。整个交通灯为四相模式，有左转，倒计时为四个路口的。希望对共同学习verilog的同学有帮助！
- 2022-06-01 13:18:39下载
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src
假设每个从设备中有可访问APB寄存器16个，位宽均为32比特，16个寄存器的访问地址计算方式为 基址 + 寄存器编号左移２位（byte 偏移）(Assuming that there are 16 accessible APB registers in each slave device, the bit width is 32 bits, and the access address of 16 registers is calculated by base address + register number left shift 2 bits (byte offset).)
- 2020-12-15 13:49:14下载
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