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clock_gyc_system
基于用户自定义模块的实时时钟的设计；Qsys硬件设计；(Custom real-time clock module-based design Qsys hardware design )
- 2020-12-23 09:19:08下载
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eth_frame_gen
帧激励产生器，用于VMM仿真中生成所需要帧以供测试所用(the use for test)
- 2012-02-02 22:19:25下载
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全加器verilog
一种简单的 verilog 代码为 full_adder 的。它是在模拟器和 xilinx spartan3E fpga 板测试。
- 2022-07-25 16:33:44下载
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traffic 2
说明： 实现主干道交通灯显示，以状态机程序实现，并用数码管进行红绿灯倒计时的显示，内置计数模块，交通灯控制模块，数码管显示模块，并对各模块用电路图的方式进行连接。对于学习VHDL语言有所帮助。(The main road traffic light display is realized by the state machine program, and the digital tube is used to display the traffic light countdown. The counting module, the traffic light control module and the digital tube display module are built in, and each module is connected by the circuit diagram. It is helpful for learning VHDL.)
- 2020-06-25 19:55:12下载
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sinwave
使用verilog hdl语言编程正弦波信号，能仿真出结果(Can use verilog HDL language programming sine wave signal, the simulation results
)
- 2013-09-18 15:27:27下载
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ANALYSIS-OF-FULL-ADDER
DESCRIPTION OF FULL ADDER
- 2013-11-12 13:32:19下载
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viterbi 译码 工程文件
在国外网站搜索的好东西，一起分享。内部含有verilog格式的源代码。很有参考价值。
- 2023-07-28 13:40:03下载
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FIFO
fifo程序代码，程序编写，测试仿真图形，方便，比较实用(fifo code, programming, testing, simulation graphics, convenient and more practical)
- 2016-03-16 10:06:12下载
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dac
说明： DA芯片输出控制 SPI协议 只写不读 FPGA用 verilog(DA-chip SPI protocol output control does not read write-only FPGA with verilog)
- 2011-03-16 19:04:33下载
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DDS_DAC_Output
本工程使用A7系列FPGA产生DDS，用DAC0832进行正弦电压输出(In this project, A7 series FPGA is used to generate DDS, and DAC0832 is used for sinusoidal voltage output)
- 2019-05-06 10:05:10下载
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