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检测上升沿的verilog程序,有验证程序,可用synplify验证

于 2022-01-31 发布 文件大小:1,006.00 B
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检测上升沿的verilog程序,有验证程序,可用synplify验证-Detection of rising edge of the Verilog procedures, there is the verification process can be used to verify Synplify

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  • a
    用verilog实现除法器,调用了ip核,不仅有源代码,还有测试程序的时序编写(verilog ise divider)
    2013-07-21 15:03:31下载
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  • verilogUART
    verilog实现的串口实现代码,可以直接复制使用(verilog achieve serial implementation code can be copied directly use)
    2013-03-19 21:09:23下载
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  • USB1.1 IP核心控制设备,用硬件描述语言…
    usb1.1的设备控制器IP核,是用verilog硬件描述语言写的-USB1.1 IP core for device control, written with hardware describing language of Verilog.
    2022-01-30 21:54:55下载
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    2022-11-26 08:05:03下载
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    HDLC的一些相关文档,可能对HDLC设计有很大的帮助!-HDLC some relevant documents, HDLC design may be very helpful!
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