登录
首页 » Verilog » 时钟同步的Verilog代码,signal_sync和crossdomain_signal

时钟同步的Verilog代码,signal_sync和crossdomain_signal

于 2022-02-02 发布 文件大小:1.15 kB
0 152
下载积分: 2 下载次数: 1

代码说明:

跨时钟同步功能的Verilog代码,有两个文件,signal_sync和crossdomain_signal module signal_sync ( clk_i, rst_i, signal_i, signal_o, valid_o, edge_o, posedge_o, negedge_o ); module crossdomain_signal (     input         reset,     input         clk_b,     input         sig_domain_a,     output        sig_domain_b );

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • count4
    这是一个基于Quartus2 开发环境的4输入加法器( 4adder basic on Quartus2)
    2013-08-04 09:45:07下载
    积分:1
  • arbiter_ip
    Arbiter code for simulation purpose
    2013-07-13 17:45:11下载
    积分:1
  • VHDL_to_UART
    用VHDL编写的串口通讯程序,包括几个不同的程序例子,也可以用verilog进行改写。()
    2007-08-09 09:54:40下载
    积分:1
  • AD9226_easy
    基于赛林思FPGA芯片, 控制采集芯片AD9226的程序(FPGA control AD9226 program)
    2020-12-06 21:09:22下载
    积分:1
  • unishift
    An universal shift register performs the following tasks load, right shift ,left shift and parallel load as the selection inputs are 00,01,10,11 respectively. Such a register is implemented here in Quartus.
    2009-09-24 18:56:48下载
    积分:1
  • 多周期cpu实现 计算机组成
    多周期CPU源代码 verilog 自己写的 有仿真 实现了22条指令 比较完善 计算机组成课上的作业 没有根据实验书写,是自己实现的,代码稍微繁杂
    2022-01-26 08:28:39下载
    积分:1
  • UART收发 verilog 详细注释
    UART收发    verilog     详细注释     工程文件     包含波特率设置模块 适用于 verilog 初学者 及 工程技术人员 参考使用
    2022-03-19 01:21:09下载
    积分:1
  • youmui_v20
    ICA (Principal Component Analysis) algorithm and procedures, GSM is GMSK modulation signal generation, On neural network control.
    2017-09-01 20:51:26下载
    积分:1
  • FXY
    说明:  FPGA做波形发生器,产生8种波形,包括三角波,正弦波,锯齿波,方波等。(FPGA is used as waveform generator,Generate 8 waveforms, including triangle, sine, sawtooth, square, etc.)
    2019-07-16 16:01:45下载
    积分:1
  • Copy-of-DIGITAL-VLSI-DESIGN
    a manual for design implementation of fpga and ASIC using verilog
    2012-09-04 17:34:58下载
    积分:1
  • 696516资源总数
  • 106642会员总数
  • 12今日下载