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数字秒表的设计
设计一个秒表，系统时钟选择时钟模块的1KHz，由于计时时钟信号为100Hz，因此需要对系统时钟进行10分频才能得到，之所以选择1KHz的时钟是因为七段码管需要扫描显示，所以选择1KHz。另外为了控制方便，需要一个复位按键、启动计时按键和停止计时按键，按下复位键，系统复位，所有寄存器全部清零；按下开始键，秒表启动计时；按下停止键，秒表停止计时，并且七段码管显示当前计时时间，如果再次按下开始键，秒表继续计时，除非按下复位键，系统才能复位，显示全部为00－00－00。
- 2022-02-07 06:46:24下载
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HUAWEI_FPGA
华为内部资料，华为FPGA全套资料，包括华为的专利设计(Internal information Huawei Huawei FPGA complete information, including Huawei' s patented design)
- 2020-12-21 18:19:08下载
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Implementing a TMDS Video Interface in the Spartan-6 FPGA
This application note describes a set of reference designs able to
transmit and receive DVI and HDMI data streams up to 1080 Mb/s using the
native TMDS I/O interface featured by Spartan-6 FPGAs.
- 2022-10-21 19:25:03下载
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8051 核verilog源代码
8051 核 RTL 源代码，带testbench 和综合脚本
8051 核 RTL 源代码，带testbench 和综合脚本
8051 核 RTL 源代码，带testbench 和综合脚本
8051 核 RTL 源代码，带testbench 和综合脚本
8051 核 RTL 源代码，带testbench 和综合脚本
8051 核 RTL 源代码，带testbench 和综合脚本
8051 核 RTL 源代码，带testbench 和综合脚本
8051 核 RTL 源代码，带testbench 和综合脚本
- 2023-01-12 05:35:03下载
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Idddc_30mF
中频70M，30M带宽LFM信号，采样率为102.4M，，数字下变频后，还进行了三倍抽取，最后还得到I，Q两路信号
(IF 70M, 30M bandwidth LFM signal, the sampling rate 102.4M, under digital variable frequency after also carried out three times extracted, and finally also received the I and Q signals)
- 2012-07-25 23:56:30下载
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DA_TLC5620
是基于FPGA的5620的数模转换芯片底层的应用程序，希望有用。(Is a digital-analog converter chip underlying the 5620 FPGA-based applications, and I hope useful.)
- 2013-12-15 10:43:21下载
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各种基础module打包下载全集
例如分频器，alu，ram的verilog实现(The implementation of divider, alu, ram etc. in verilog)
- 2020-10-12 23:37:32下载
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LCD1602
这是一个LCD1602底层驱动代码，TI公司LM3S系列的(This is a LCD1602 underlying driver code, TI company LM3S series)
- 2013-10-30 16:40:45下载
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fir滤波器
用matlab中工具fdatool生成一个低通滤波器，将滤波器系数量化。仿真通过，通带2.5兆，截止频率5M。
- 2022-03-20 06:42:57下载
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fft_16
基于FPGA用verilog语言实现16点FFT(16-point FFT FPGA-based verilog language)
- 2021-04-18 15:28:51下载
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