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ddr2_controller
A controller for DDR2 on FPGA with vhdl, content testbench, model and textfile-generation/data-detection using python.
- 2015-11-16 00:31:22下载
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alu
说明： VHDL实现的算术逻辑计算单元（ALU），包括modersim测试文件，即仿真结果。(VHDL implementation of the arithmetic logic calculation unit (ALU), including modersim test file, the simulation results.)
- 2011-03-26 21:18:01下载
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fifo16_16
异步的fifo,写时钟和读时钟相互独立，能够对数据进行缓存处理。希望对大家有用(Asynchronous fifo, write clock and the read clock independent of each other, capable of processing the data cache. I hope useful)
- 2020-10-26 10:49:59下载
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Multisim
multisim 程序
使用教程 详细明了清楚(multisim tutorial program uses more clearly understand)
- 2010-09-15 22:56:42下载
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sig_detect
使用信号功率计算，检测信号是否到达。从而控制后续模块，以减小系统功耗。(Signal power calculation, the detection signal to reach. To control follow-up modules to reduce system power consumption.)
- 2012-08-08 15:30:13下载
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Endat2_1_freq
用verilog实现endat2_1驱动,并用signalTap捕捉信号。(Using verilog achieve endat2_1 drive and use signalTap capture signal.)
- 2021-04-26 15:08:45下载
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VHDL——如何写简单的testbench
基于VHDL的testbench编写攻略(VHDL based on the preparation of testbench Raiders)
- 2017-07-31 15:00:45下载
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8_1
一个具有置位、复位、左移和右移功能的八位移位寄存器/“01011010”序列检测器。移位寄存器电路端口为：异步清零输入端口rst，输入时钟clk，置数判断输入端口load，移位类型判断输入端口m，数据输入端口data[7:0]，输出端口q[7:0]。序列检测器电路端口为：异步清零输入端口rst，输入时钟clk，串行数据输入端口d，输出标志端口s。(A eight bit shift register / 01011010 sequence detector with set, reset, left shift, and right shift function. Shift register circuit port is: Asynchronous Clear input port rst, input clock CLK, set the number to determine the input port load, shift type to determine the input port m, data input port data[7:0], output port q[7:0]. The sequence detector circuit port is: Asynchronous Clear input port rst, input clock CLK, serial data input port D, output flag port s.)
- 2020-12-17 08:29:12下载
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FIR verilog
应用背景
FIR(Finite Impulse Response，有限冲击响应)数字滤波器具有稳定性高、可以实现线性相位等优点，广泛被应用于信号检测与处理等领域[1,2]。由于FPGA(Field Programmable Gate Array，现场可编程门阵列)基于查找表的结构和全硬件并行执行的特性，如何用FPGA 来实现高速FIR 数字滤波器成了近年来数字信号处理领域研究的热点。目前，全球两大PLD 器件供应商都提供了加速FPGA 开发的IP(IntelligentProperty，知识产权)核[3]。本文在Altera 公司的FIR 数字滤波器IP 核的基础上，设计了基于分布式算法的FIR数字低通滤波器。
关键技术实现滤波器的功能，有限冲激响应（
- 2022-08-10 00:07:33下载
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xapp224_data_recovery_design-file
XAPP224 VHDL Data Recovery design file
- 2021-03-30 17:49:09下载
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