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CPU课程设计报告
题目来源于学校的课题系统硬件综合设计，代码中有单周期CPU设计，多周期流水线CPU设计，使用的是Verilog语言，多周期的是基于MIPS架构。
- 2022-05-30 09:34:29下载
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四则计算器
基于basys3制作的简易四则运算计算器，能够计算加减乘除，将每部分代码封装成ip和在vivado 2015.4上进行开发，结果正确，
- 2022-08-10 20:52:49下载
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baseband_verilog
verilog实现的基带信号编码，整个系统分为六个模块，分别为：时钟模块,待发射模块,卷积模块,扩频模块,极性变换和内插模块,成型滤波器(verilog implementation baseband signal coding, the entire system is divided into six modules, namely: the clock module, to be launched modules, convolution module, spread spectrum modules, polarity transform and interpolation modules, forming filter)
- 2009-10-08 10:19:34下载
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DS28E01
用verilog语言实现加密芯片DS28E01的调用操作命令。(Using Verilog language to achieve the encryption chip DS28E01 call operation commands.)
- 2021-03-17 09:49:21下载
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I2C_CSDN
说明： verilog 编写的I2C程序，控制D/A的(I2C program written by Verilog to control D/A)
- 2020-06-18 21:20:02下载
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xiaomi
新版 小米抢购器 -源码
已经测试，代码很有用，已经抢了好几个小米3了，希望对大家有用(The new millet to snap up- source
Have test, the code is useful, has robbed several millet 3, hope useful for everyone)
- 2014-01-08 18:26:40下载
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5956474temperature
DS18b20 temperature sensor vhdl code
- 2010-07-04 03:46:44下载
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Lab15_sw2reg
开关数据加载到寄存器并显示的设计与实现.3． 设计一个可以把4个开关的内容存储到一个4位寄存器的电路，并在最右边的7段显示管上显示这个寄存器中的十六进制数字。我们使用到去抖动模块clock_pulse， 用btn[0]作为输入；8位寄存器模块，用btn[1]作为加载信号；7段显示管上的显示模块x7segbc；分频模块clkdiv，用以产生模块clock_pulse和x7segbc的clk190时钟信号。(Design of switching data is loaded into the register and display the.3. design and implementation of a 4 switch content storage circuit to a 4 bit register, and in the 7 section of the most on the right shows the register in the sixteen decimal digital display tube. We used to go to the jitter module clock_pulse, with btn[0] as the input 8 bit register module, as the loading signal by btn[1] 7 segment display module on the x7segbc pipe frequency module clkdiv, clk190 clock signal for generating module clock_pulse and x7segbc.)
- 2014-03-30 09:50:48下载
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FMCOS
复旦cpu COS
- 2015-12-23 15:53:42下载
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基于verilog的出租车付费系统
基于verilog的出租车付费系统 带验证模块
- 2022-04-18 19:22:44下载
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