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Door opener
模块规格：门通过滑动打开。每侧都有一个红外线传感器和一个光电管。如果有人靠近门，传感器会向芯片发送信息。电动机将可由传感器切换的门向两个方向移动。如果门受到障碍物的阻碍，则电动机的电流会升高。在这种情况下，系统会收到反馈，如果门完全打开或关闭，则结束该过程。如果这个标志在门关上的时候出现（有人或有什么东西被门包围了），它会迫使门完全打开。过了一会儿门又想关上。系统也可以手动切换（打开或关闭）。
- 2022-08-14 21:05:23下载
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Lab15_sw2reg
开关数据加载到寄存器并显示的设计与实现.3． 设计一个可以把4个开关的内容存储到一个4位寄存器的电路，并在最右边的7段显示管上显示这个寄存器中的十六进制数字。我们使用到去抖动模块clock_pulse， 用btn[0]作为输入；8位寄存器模块，用btn[1]作为加载信号；7段显示管上的显示模块x7segbc；分频模块clkdiv，用以产生模块clock_pulse和x7segbc的clk190时钟信号。(Design of switching data is loaded into the register and display the.3. design and implementation of a 4 switch content storage circuit to a 4 bit register, and in the 7 section of the most on the right shows the register in the sixteen decimal digital display tube. We used to go to the jitter module clock_pulse, with btn[0] as the input 8 bit register module, as the loading signal by btn[1] 7 segment display module on the x7segbc pipe frequency module clkdiv, clk190 clock signal for generating module clock_pulse and x7segbc.)
- 2014-03-30 09:50:48下载
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zidong-shouhuoji
用VERILOG实现自动售货机功能，运行正确，希望有帮助(Use VERILOG implementation vending machine function, correct operation, hope to have help)
- 2014-01-05 20:42:49下载
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abi123
encoding and decoding of audio signal
- 2013-02-02 18:59:16下载
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FDDDDRSDRAMP
一种基于FPGA 实现DDDR SDRAM的控制器
(DDDR SDRAM controller based on FPGA)
- 2012-08-29 23:52:53下载
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SMBUS总线的verilog实现
实现两个状态机和不同的数据传输方式，按照smbus总线的要求进行调节每位的传输，从起始位到终值位，能够较好的实现
- 2022-03-25 14:06:09下载
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27个FPGA实例源代码
一些对初学者比较实用的源码，ASK，PSK，FSK调制解调(Some of the more practical source code for beginners)
- 2020-12-10 16:29:20下载
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键盘按键消抖
键盘按键消抖,短时间内的摁键键值采集，在规定时间内，如果存在按键的上升沿和下降沿，不予以采集，超过该时间，则采集为该键当前状态值
- 2022-08-10 06:33:27下载
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Gaussian Random number generator (hardware implemented)
This is hardware implemented Gaussian random number generator based on the article attached in the folder "Document"
The system is based on the Ziggurat Gaussin random algorithm and implemented when I was under-graduate.
Although it is not my original system, it is so helpful cause I can acquire a lot of useful skills of verilog programming such as pipeline.
It is well simulated on the synthesis tool (ISE14.7) and the printed data can be verified using Matlab which is in the "Document" folder.
The testbench fils is tb_Zigg.v, and the top module file is top_Zigg.v
Goodlucks~
- 2022-03-25 01:29:44下载
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一个基于Verilog语言的简单处理器
该程序为使用Verilog HDL语言设计的一个可以根据输入的指令完成不同的操作的简单处理器，可实现mv,mvi,add,sub四个汇编指令，并且使用Quartus II可对该程序进行仿真，最后下载至DE2开发板中可对处理器功能进行验证。
- 2022-04-10 01:50:12下载
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