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DUC数字上变频设计
上变频
- 2022-06-30 10:42:05下载
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dingshi
定时器加数码管显示源码，以及test bench测试模块源码，经modelsim仿真结果正确(Timer plus digital display source code, and test bench test module source code, by modelsim simulation results are correct)
- 2013-07-27 10:34:41下载
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vivado_LED_Flow
本例程使用vivado2014.4工具，利用xilinx Basys3 实验板实现板载流水灯的两种模式控制。(This project uses verilog HDL to realize the the control of 16 leds loaded on Xilinx Basys3 board.)
- 2016-04-19 10:19:07下载
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booth乘法器verilog源代码
源文件中的代码是基于BOOTH2算法的32位乘法器，并且采用了4:2压缩器，并且进行了实际的仿真，直接运行就可以通过，代码通俗易懂，具有很好的参考意义，可以供初学者使用和参考。欢迎大家下载！
- 2022-02-12 22:09:52下载
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sonic
基于FPGA的超声波测距，通过数码管显示距离(FPGA-based ultrasonic distance)
- 2015-04-27 15:41:19下载
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VHDL-100-examples
VHDL 的100例程代码，能够使你熟练掌握VHDL语言的编写(100 routines of VHDL code, enabling you to master the preparation of the VHDL language)
- 2012-07-31 11:17:51下载
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FPGA2-DSP2-EDMA
例程是基于quartus的，FPGA通过EMIF给DSP发送数据，里面包含了一个简单的状态机和一个基于IP核的fifo，适合初学者(Routine is the FPGA to send data to the DSP via EMIF, which contains a simple state machine and an IP-based core fifo, suitable for beginners)
- 2020-12-04 16:09:24下载
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uart-for-fpga
说明： Simple UART for FPGA is UART (Universal Asynchronous Receiver & Transmitter) controller for serial communication with an FPGA. The UART controller was implemented using VHDL 93 and is applicable to any FPGA.
Simple UART for FPGA requires: 1 start bit, 8 data bits, 1 stop bit!
The UART controller was simulated and tested in hardware.
- 2020-06-24 22:00:02下载
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PPM解码器
本代码主要功能是PPM解码，采用Verilog语言，通过移位寄存器和组合电路实现解码。(The main function of this code is PPM decoding.)
- 2020-12-10 18:29:19下载
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DDR2_16bit
说明： ddr2原理图设计，原厂电路图设计，很好很强大 16bit(ddr2 schematic design, the original schematic design, a very powerful 16bit)
- 2011-02-24 11:07:35下载
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