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以前学习VHDL语言时做的一个电子闹钟程序，可以实现时，分，秒的计时以及定时，校时，闹钟，整点报时的功能。...
以前学习VHDL语言时做的一个电子闹钟程序，可以实现时，分，秒的计时以及定时，校时，闹钟，整点报时的功能。-VHDL language before learning to do procedures in an electronic alarm clock, you can realize hours, minutes and seconds of time and from time to time, school time, alarm clock, the whole point timekeeping function.
- 2022-05-06 21:47:35下载
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OFDM 调制与解调
循环前缀插入常用的正交频分复用 （OFDM） 系统作为一种方式为了减轻影响的码间干扰 （ISI）。它将复制
的结尾部分与逆快速傅里叶变换的 OFDM 符号开头 （IFFT） 数据包。通常的循环前缀长度是更长的时间
比色散信道完全消除 ISI 的长度。OFDM 调制因此大多是围绕着周围循环前缀： OFDM 调制包括 IFFT 操作和循环
前缀插入 ；OFDM 解调包括循环前缀去除和 FFT 操作。
- 2022-01-23 10:07:40下载
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Serial to parallel conversion code
用于串行到并行数据转换器的VHDL代码；当输入数据是串行的时，该代码是用于许多应用程序的位到字节转换的VHDL代码形成代码使用基于FPGA的LUT和D-RAM来存储数据，然后用时钟推送字节对齐的数据。
- 2022-08-08 20:52:36下载
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445.FPGA CNN
说明： vhdl cnn 您的帐号尚未开通，请上传编程资料开通或在线付费马上开通(vhdl cnnCategory: verilog All Download: FPGA_Based_CNN-master.zipSize:2.30 MB FavoriteFavorite Preview code View comments Description family:-app...)
- 2020-02-08 11:45:08下载
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正弦波在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过...
正弦波在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过-sine wave in dspbuilder under VHDL source code and test incentives document matl ab model, the simulation under through modelsim
- 2023-07-26 10:55:02下载
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VHDL语言写的频率计的程序，内带完整的技术报告
VHDL语言写的频率计的程序，内带完整的技术报告-VHDL write the frequency of procedures, brought integrity of the technical report
- 2022-02-20 00:46:02下载
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Shift_reg
一个简单移位寄存器代码，verilog HDL编写(a simple shift register example，write with verilog HDL)
- 2012-03-26 21:36:01下载
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seven_persons
自己写的7人表决器的verilog程序，实现4人以上通过则通过的功能。(Seven people to write their own voting machine verilog program to achieve four or more people pass through function.)
- 2013-08-10 07:15:06下载
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mig_7series_v1_9
DDR3控制器源码，针对XilinxFPGA的DDR3控制器的源码，已经验证通过。(DDR3 Controller，complete DDR3 controll，have pass verificaion.)
- 2016-08-16 09:27:43下载
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Traffic Light controller
此代码帮助您在spartan系列fpga上设计交通灯控制器，并使用FSM模型进行设计，使设计更简单，也更易于理解；
- 2023-04-26 14:35:04下载
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