-
H264 IP 核心写的 Ve
精心编写H.264/AVC 基线解码器 IP 核心。
可以在目录下找到用法说明： trunk/doc/nova_spec.doc
此外包含矢量文件。
Extremmely 容易理解。
- 2023-02-23 11:10:03下载
- 积分：1
-
吠陀2x2
模块vedic_2_x_2（A，B，C ；）；
- 2022-05-14 14:46:13下载
- 积分：1
-
TechAss-2006
un controller pi par le langage VHDL xilinx ise design 13.2
- 2013-12-16 22:53:24下载
- 积分：1
-
数字信号处理的FPGA实现-第三版-verilog源程序
数字信号处理的FPGA实现, 包括了FPGA基础知识，浮点运算，信号处理的FIR FFT等，附录包含源代码(Digital signal processing FPGA implementation, including the basic knowledge of FPGA, floating point operations, signal processing FIR, FFT, etc., the appendix contains the source code)
- 2017-08-06 17:38:33下载
- 积分：1
-
FPGA 乒乓球
此代码基于cyclone III开发。通过一排LED充当乒乓球，模拟打乒乓的游戏
- 2022-01-28 08:38:44下载
- 积分：1
-
Frequency-measurement
频率计，测量频率。可测范围为100HZ至60khz.测量比较稳定。基于MSPg2553(Frequency meter, measuring frequency. Measurable range 100HZ to 60khz. Stable measurement)
- 2012-08-22 11:59:22下载
- 积分：1
-
gamefive
高精度小数除法器设计与实现。
在FPGA开发板上实现小数除法器，输入输出信号N_in [15:0], D_in[15:0]，N_in[15:0]小于D_in，即被除数小于除数，输出商Q_out[15:0]中Q[15]一定为0，Q[14:0]为商的小数部分。输入和计算结果通过VGA显示。(Precision fractional divider design and implementation. In the FPGA development board fractional divider, input and output signals N_in [15: 0], D_in [15: 0], N_in [15: 0] less than D_in, ie the dividend is less than the divisor, quotient output Q_out [15: 0] in Q [15] necessarily 0, Q [14: 0] for the business of the fractional part. Input and calculation results display by VGA.)
- 2017-01-01 17:32:25下载
- 积分：1
-
AES_128
AES 128 bit with various device interface on FPGA
- 2021-03-09 17:59:27下载
- 积分：1
-
ADC0832TLC5615
开关电源中用单片机产生可调电压控制PWM波程序,ADC0832读取输出电压(Single-chip switching power supply using adjustable voltage control PWM wave generation process, ADC0832 read the output voltage)
- 2011-09-16 23:37:27下载
- 积分：1
-
LMS算法FPGA仿真
说明： 自适应滤波器算法LMS ，的FPGA实现，采用VERILOG实现。(LMS, an adaptive filter algorithm, is implemented on FPGA and VERILOG.)
- 2020-06-24 01:00:02下载
- 积分：1
