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RTL8369-design-kit-v3_5
RTL8369开发资料，包括手册，图纸，Layout说明等等(RTL8369 development information, including manuals, drawings, Layout Guide.)
- 2014-12-07 13:04:30下载
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1024点FFT快速傅立叶变换，包含说明文档和VHDL源代码，16位输入/输出，带DMA功能，xilinx的ip...
1024点FFT快速傅立叶变换，包含说明文档和VHDL源代码，16位输入/输出，带DMA功能，xilinx的ip-1024-point FFT fast Fourier transform, and includes documentation, VHDL source code, 16 input/output, with DMA function, the ip xilinx
- 2022-10-07 06:50:03下载
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The document may download to FPGA chip to complete the clock divider,serial
本文件是可以直接使用下载到FPGA里面使用，里面包含时钟分频电路，串并转换和并串转换电路，多通道信号加权的乘加电路等。-The document may download to FPGA chip to complete the clock divider,serial-to-parallel,parallel-to-serial,and multiple-add circuit for multiple channels weight calculation
- 2022-09-03 00:05:03下载
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sp6ex5
说明： xilinx SP6系列的3-8译码器实现(Implementation of Xilinx SP6 Series 3-8 Decoder)
- 2020-06-22 21:40:01下载
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Bayer2RGB
Bayer 转RGB Verilog代码实现。。5*5 窗口。在工程中应用的(Bayer to RGB Verilog code implementation. 5*5 window. Applied in Engineering)
- 2020-12-14 15:29:15下载
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New FPGA
基于FPGA的新型数据位同步时钟提取(CDR)实现方法-New FPGA-based data bit sync clock extraction (CDR) method
- 2023-03-23 03:30:04下载
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ahb_slave_latest.tar
AHB 总线slave verilog实现(Implementation of AHB bus)
- 2020-06-30 13:40:02下载
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延迟线模块的verilog代码，延迟线模块是数字电路设计常用的模块...
延迟线模块的verilog代码，延迟线模块是数字电路设计常用的模块-Delay-line module Verilog code, delay-line module is commonly used in digital circuit design module
- 2022-08-09 02:38:35下载
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8位深，9位宽FIFO VHDL源码设计，如需改进可在此基础上扩展
8位深，9位宽FIFO VHDL源码设计，如需改进可在此基础上扩展-8 deep, 9-bit wide FIFO VHDL source design, for improving on this basis can be extended
- 2023-06-13 12:25:03下载
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highpass
高通滤波器的仿真（由matlab和simulink两种方法实现）源文件以及图片示例(Simulation of the high-pass filter (implemented by the two methods matlab and simulink) source files as well as images example)
- 2013-03-13 18:35:25下载
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