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四进制计数器模块,使用VHDL语言编写,在ISE8.1中经过测试的模型...

于 2022-02-06 发布 文件大小:429.68 kB
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四进制计数器模块,使用VHDL语言编写,在ISE8.1中经过测试的模型-quaternary counter module, the use of VHDL language, in which ISE8.1 tested model

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  • 这是一个数字时钟数字逻辑电路,整个工程包上传…
    这是一个数字时钟的数字逻辑电路,整个工程打包上传,时钟可以计时、校时、整点报时、定时闹钟。使用电路图实现的。在quatarsII里面仿真的并且下载到DE2板上运行过。-This is a digital clock digital logic circuits, the whole project package upload, the clock could be time, school hours, the whole point timekeeping, timing alarm clock. The use of circuit implementation. The quatarsII inside the simulation, and downloaded to the DE2 board to run-off.
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    2020-11-26 15:29:31下载
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    2022-01-31 13:42:46下载
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