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VerilogHDL_advanced_digital_design_code_Ch6
VerilogHDL_advanced_digital_design_code_Ch6
Verilog HDL 高级数字设计源码ch6(Advanced Digital Design VerilogHDL_advanced_digital_design_code_Ch6Verilog HDL source CH6)
- 2007-11-27 10:13:37下载
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MAX2769配置源码_配置参数经过实际工程考验
对常用的射频端下变频的MAX2769芯片进行GPSL1频点配置,实测有效,该配置参数是经过实际工程验证的,现在也应用于实际项目中
- 2023-09-04 07:35:03下载
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fpga_12864
这是基于Nios II的12864液晶点亮程序,包含汉字、字符等(This is a program which is based on Nios II ,its function is light the 12864 LCD that including Chinese characters, characters)
- 2012-07-02 17:28:21下载
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ml505_mig_design
Xilinx开发板ML505的DDRII示例程序,使用Verilog,调用MIG,编译环境ISE11.1(Xilinx ML505 development board of DDRII sample program, using Verilog, called MIG, build environment ISE11.1)
- 2010-05-13 02:39:04下载
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基于Avalon总线的PWM的实现,verlog语言编程
资源描述基于Avalon总线的PWM的实现,verlog语言编程
- 2022-09-14 06:40:03下载
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CORDIC16
16次迭代的CORDIC算法,精度很高,可应用于计算反正切值(16 iterations of the CORDIC algorithm, high accuracy, can be applied to calculate arctangent)
- 2010-06-01 15:23:27下载
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信道编码的差分源代码
主要用于信道编码,可以防止相位的翻转,计算码元之间的相位变化以后,做差分传输,接收端根据前一码元的相位进行解差分。
- 2022-01-30 16:51:06下载
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第六部分 锁相环PLL例程
PLL,即锁相环。是FPGA中的重要资源。由于一个复杂的FPGA系统往往需要多个不同频率,相位的时钟信号。所以,一个FPGA芯片中PLL的数量是衡量FPGA芯片能力的重要指标。FPGA的设计中,时钟系统的FPGA高速的设计极其重要,一个低抖动, 低延迟的系统时钟会增加FPGA设计的成功率。
本实验将通过使用PLL, 输出一个方波到开发板上的SMA接口来给大家演示在ISE软件里使用PLL的方法。
- 2022-12-02 02:20:03下载
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Nexys 4 7 段显示器
这是一个简单的方式来创建一个 verilog 模块为 7 段的目的,是很容易阅读和它可以测试您的 nexys 4 对 FPGA。
- 2023-07-11 03:15:02下载
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Verilog 测试图像
Verilog语言的raw域测试图像,可产生彩条,渐变灰度条等,可运动静止。
- 2022-08-12 19:58:05下载
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