-
FIRDF_design
FIR带通、带阻滤波器设计，需要输入截止频率以及容许偏差。(FIR band pass and band stop filter design)
- 2020-09-28 15:17:44下载
- 积分：1
-
electronic-lock-and-VHDL-design
基于Max+Plus II和VHDL的电子密码锁设计(Based on Max+ Plus II electronic lock and VHDL design)
- 2011-11-17 10:19:40下载
- 积分：1
-
数据检测器
说明： 设计一个串行数据检测器，当连续输入三个或更多1时输出1，否则输出0(Design a detector for serial data It outputs 1 when three or more 1 input continuously and outputs 0 otherwise)
- 2020-01-02 15:24:34下载
- 积分：1
-
PID-algorithm
PID算法控制点击速度，PWM脉宽调制方法(PID algorithm to control the motor
Speed)
- 2012-03-22 12:23:09下载
- 积分：1
-
译码器的Verilog hdl设计
实验内容1：利用case语句完成3-8线译码器的设计，并在Quartus Ⅱ中输入。
实验内容2：参照实验一完成3-8线译码器的Testbench文件的编写，并在Quartus Ⅱ中输入。
实验内容3：在Quartus Ⅱ中调用Modelsim完成仿真，得到仿真波形。
- 2022-04-30 23:56:35下载
- 积分：1
-
static-timing-analyze
特权同学主讲的FPGA设计的时序约束专题（STA部分）(Speaker privileged classmates timing constraints for FPGA design topics (STA section))
- 2013-07-11 13:23:46下载
- 积分：1
-
FPGA做从设备的IIC逻辑
用逻辑实现iic协议，其中fpga端作为从设备，接收主设备发送过来的信号，并解析。由于是是作为从设备，因此，也不需要发送对端的IIC地址，对外就是SDA和SCL这2根信号线
- 2022-04-08 08:36:38下载
- 积分：1
-
VGA
说明： 用VERILOG编写的一个可以实现VGA显示的程序.....(Prepared using a VERILOG VGA display program can .....)
- 2011-03-04 12:25:21下载
- 积分：1
-
DES加密算法的VHDL实现,采用流水线技术实现
DES加密算法的VHDL实现,采用流水线技术实现(The VHDL implement of DES encrypt algorithmic)
- 2020-07-01 03:00:02下载
- 积分：1
-
CCMU
代码是一个复数乘法器，两个复数相乘，只用到了2个实数相乘，运算量少(Code is a complex multiplier, two complex multiplication, uses only real number multiplied by 2, operations less)
- 2011-11-04 11:56:47下载
- 积分：1
