含有FIFO的串口发送模块-发送字符串VerilogHDL

代码说明：

本资源是基于FPGA的一个硬件串口模块设计，其中包括的模块有：datagene.v,uart_speed_select.v,fifo_232.v,uart_ctrl.v,uart_tx.v,uartfifo.v,其中uartfifo.v为顶层模块，它调用上述的一些模块，完成相关的功能，本设计主要实现的功能是串口的字符串发送。不是简单的单字节发送，而是完成字符串的发送。