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基于FPGA的电子时钟设计
具体设计内容计时功能：电子表的基本功能，要求用LCD显示，显示格式是时、分、秒；校时功能：用户可以更改当前时间。设置闹钟时间：用户可以设置闹钟时间，其操作过程与校时过程一样；整点报时开关：整点报时可以由用户设定为开启或关闭两种状态，当整点报时开启时，电子表会在整点时发出1秒的闹铃声（在UP3的板上用一个LED表示）；闹钟功能开关：闹钟由用户设定为开启或关闭，当闹钟开关开启时，如果当前时间与设置的闹钟时间一致，发出长达10秒的闹铃声；
- 2022-11-29 04:25:04下载
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VHDL hardware design study of 100 cases (chief recommended)
硬件设计VHDL学习100例(站长推荐)-VHDL hardware design study of 100 cases (chief recommended)
- 2023-07-12 20:55:02下载
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costas_BPSK
说明： 文档科斯塔斯环路滤波器。。。。。般若撒根本(wendangsafwrfgvearbeabf)
- 2019-10-29 20:06:34下载
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编译实现循环码的产生，用FOR循环分别对其中的码元进行设置。...
编译实现循环码的产生，用FOR循环分别对其中的码元进行设置。-Implementation cycle of the compiler generated code, respectively, using FOR Cycle one of the key element of the set.
- 2022-08-11 07:55:45下载
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exp_rom
通过MATLAB产生单脉冲信号的数据，存储下来作为verilog代码实现的DDS的数据源，用于验证DA数据的ddio的调试是否有问题。(The data of monopulse signal generated by MATLAB is stored as the data source of DDS implemented by Verilog code to verify whether the ddio debugging of DA data is problematic.)
- 2020-06-23 04:40:02下载
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cycloneIII_3c120_dev_power_demo
cycloneIII_3c120_dev_power_demo atlera公司官方例程(cycloneIII_3c120_dev_power_demo atlera company official routines)
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VHDLgoldbook
VHDL黄金参考手册，能让你更好的学习了解VHDL语言(VHDL gold reference manual, can make you a better learn VHDL language)
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VHDL开发环境，出租车计费系统，实现起步10元，每增加一公里，自动上涨2元。...
VHDL开发环境，出租车计费系统，实现起步10元，每增加一公里，自动上涨2元。-VHDL development environment, taxi billing system to achieve the initial 10 yuan for each additional mile, automatic up 2.
- 2022-03-26 01:55:17下载
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lab4
说明： lab report for lab 4
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页面置换算法中的三种算法相关程序代码
FIFO LUR OPT
页面置换算法中的三种算法相关程序代码
FIFO LUR OPT-yemianzhihuansuanfa
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