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a cycle ruduandency code

于 2023-04-27 发布文件大小:101.55 kB

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代码说明：

实现一个循环冗余码,是老师给的例子，别的同学已经验证-a cycle ruduandency code

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Code
用于数字积分器的设计，主要涉及VHDL、Verilog等FPGA编程语言。(Design of Digital Integrator)

2011-11-23 21:31:03下载

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jesd204_0_ex
说明： jesd204b接收部分程序和带仿真历程(Jesd204b receiving part program and simulation process)

2020-11-26 14:49:31下载

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3-8
3-8译码器，可以讲三位二进制输入转换为8中取1的输出信号(3-8 decoder, you can talk about the three binary input is converted to 8 of the output signal from 1)

2009-07-16 17:23:30下载

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彩条产生程序 color_bar
说明：彩条产生程序。。。。720p需添加74.25M时钟(colorbar generation. need 74.25mhz clock if 720p gen)

2020-06-22 06:20:01下载

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分数时延FIR
说明：分数时延FIR滤波器FPGA设计的相关资料及软件无线电实验平台MFSS6842使用说明(Fractional delay FIR filter FPGA design related information and software radio experimental platform MFSS6842 instructions)

2019-11-18 22:45:35下载

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simple code of some kind of base decoder based on verilog
simple code of some kind of base decoder based on verilog

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HDB3
HDB3 encoder and decoder(HDB3 decoer)

2020-11-11 12:29:45下载

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DW_apb_wdt
verilog实现watch dog，可直接用于芯片开发中。(erilog realization watchdog, can be directly used for chip development.)

2020-12-25 16:09:06下载

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ds18b20_verilgo
艾米电子的verilog HDL描述的DS18B20的程序(Amy verilog HDL description of the procedures DS18B20)

2010-10-26 11:25:18下载

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很好的quartus软件仿真教程，flash版。
很好的quartus软件仿真教程，flash版。-Good quartus software simulation tutorials, flash version.

2023-03-08 19:40:06下载

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