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携带保存加法器
A 携带-保存加法器只是一组的一位全加法器，没有任何携带链接。 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报
- 2022-01-26 06:23:04下载
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verilog数字式秒表
数字秒表的设计思路是通过一个计数电路，首先对一个时钟进行不同的分频，然后将分频出的时钟分别送给相的的模块，毫秒计数器，秒计数器，分计数器，时计数器，然后经过译码电路送给数码管，显示出相应数字。具体操作则是通过外部的开关防颤动电路来设计控制器，从而达到对计时模块的控制，完成“计数”、“停止”和“复位”的动作。
- 2022-01-22 04:16:59下载
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FpgaFskMod
基于verilog的2FSK调制程序，simulink仿真通过(2FSK modulation program based on Verilog, Simulink simulation passed)
- 2021-05-12 17:30:03下载
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电子时钟
基于DE2-115的数字时钟
1.液晶显示，数码管显示
2.整点报时
3.闹钟
4.设置时间
5.设置闹钟(Digital clock based on DE2-115
1. LCD display, digital tube display
2. whole point
3. alarm clock
4. setting time
5. set the alarm clock)
- 2021-03-06 23:39:29下载
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stm8uart
Demo program for use UART STM8S
- 2013-09-05 03:18:35下载
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QPSK
用VHDL语言实现QPSK调制功能和解调功能,(Using VHDL language features QPSK modulation and demodulation functions,)
- 2021-04-26 15:28:46下载
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source
ＦＰＧＡ与ＳＤＲＡＭ 的 ＶＨＤＬ 接口设计(ｔｈｅ interface of FPGA and SDRAM)
- 2012-03-28 22:17:19下载
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1553B总线接口技术研究及FPGA实现
说明： 基于FPGA的1553b接口设计详细设计论文(1553B design based on FPGA)
- 2019-04-18 11:02:52下载
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用FPGA实现GPS数据解析，Verilog测试通过
用FPGA实现GPS数据解析，基于Verilog实现，并通过串口发送时间信息
- 2022-03-02 02:41:56下载
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eBook_Verilog_HDL--Guide_to_Digital_Design_Synthes
说明： 对于有经验的用户和新用户写的，这本书给您的Verilog HDL的广泛报道。该书强调了实际设计和验证的角度，而不是只注重Verilog的语言方面。(Written for both experienced and new users, this book gives you broad coverage of Verilog HDL. The book stresses the practical design and verification perspective ofVerilog rather than emphasizing only the language aspects. )
- 2010-04-15 01:27:30下载
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