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ISE
设计一4位比较器,画出门级电路图,用verilog语言完成设计。
(Design a four comparators, drawing out level circuit diagram, complete the design using verilog language. )
- 2015-12-11 21:16:12下载
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用verilog语言实现的霍夫曼压缩编码算法
说明： 一种用verilog语言实现的霍夫曼压缩编码算法(Huffman compression implemented by Verilog)
- 2019-11-18 18:29:45下载
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MAX48_cn
MAX481、MAX483、MAX485、MAX487-MAX491以及
MAX1487是用于RS-485与RS-422通信的低功耗收发器，
每个器件中都具有一个驱动器和一个接收器(The MAX481, MAX483, MAX485 The MAX487-MAX491, and MAX1487 low-power transceivers for RS-485 and RS-422 communication, each device has a drive and a receiver)
- 2012-07-10 21:28:46下载
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基于FPGA的深度学习加速器设计与实现
基于FPGA的深度学习加速器设计与实现，帮助你增加对深度学习的理解，而且作为中文，很适合国内学者。(Design and implementation of deep learning accelerator based on FPGA)
- 2017-10-16 16:54:19下载
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UART 变送器
UART 变送器正以一个 8 位数据总线和 8 位地址总线。变送器 FIFO 是包含和发射机状态机包括国家： 闲着，开始的传输，传输停止的实际数据传输。UART 变送器可以连接到任何具有可配置的数据和地址总线的 UART 接收机。
- 2022-08-13 16:53:10下载
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progconterful
four bit counter verlog source code for veriwell including test bench
- 2010-03-29 18:54:45下载
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edaczcjfq
出租车计费，器设计一个出租车自动计费器，计费包括起步价、行车里程计费、停止和暂停不计费三部分。现场模拟汽车的启动、停止、暂停和换挡状态。分别用四位数码管显示金额和里程，各有两位小数，行程 3公里内，起步费为6元，超过3公里，以每公里1.3元计费(Car repair billing device)
- 2018-05-04 11:34:33下载
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3P3_wimdow
图像插值算法，窗口为3*3,用于图像的除去死点，以及提高清晰度或者使图像柔和(3*3 window)
- 2012-02-28 15:36:02下载
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普通的加法器
利用基本全加器的逻辑表达式，写单个加法器模块。
通过模块例化，直接级联加法器，同时在输入输出端口加入寄存器。
最后可以实现不考虑进位的加法。
- 2022-04-09 18:39:27下载
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FFT_verilog
说明： verilog实现的FFT变换，经硬件测试其功能与Altera的FFT IP核相近(verilog implementation FFT transform, through hardware, test its functionality with Altera' s FFT IP core similar to)
- 2009-08-26 11:29:57下载
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